Latch [PDF]

Citation preview

LATCH



A. TUJUAN 1. Mempelajari operasi pada beberapa jenis latch 2. Menentukan tabel kebenaran pada latch B. DASAR TEORI Ada dua jenis rangkaian sekuensial yaitu rangkaian asynchronous dan synchronous. Rangkaian sekuensial yang menggunakan sinyal kontrol (clock) disebut rangkaian synchronous, sedangkan rangkaian yang tidak menggunakan sinyal kontrol disebut asynchronous. Latch merupakan rangkaian sekuensial yang memiliki sensitifitas kontrol pada level sinyal input. Output pada latch akan berubah setelah terjadi perubahan pada sinyal input. Ada beberapa jenis latch yang umum digunakan, yaitu Set-Reset Latch (SR Latch), Delay Latch (D Latch), JK Latch, dan Toggle Latch (T latch). SR Latch mempunyai dua input, yaitu S untuk menghasilkan output tinggi pada Q, dan R untuk menghasilkan output rendah pada Q’. D Latch sama seperti SR Latch, tetapi hanya memiliki satu output. JK Latch juga sama seperti SR Latch, memiliki dua input tetapi tidak memiliki keadaan ambigu pada SR Latch. Sedangkan T Latch merupakan JK Latch yang kedua inputnya dihubungkan menjadi satu. C. PROSEDUR KERJA 1. Melengkapi tabel hasil pengamatan dari rangkaian SR Latch berikut



2. Melengkapi tabel hasil pengamatan dari rangkaian D Latch berikut



3. Melengkapi tabel hasil pengamatan dari rangkaian JK Latch berikut



4. Melengkapi tabel hasil pengamatan dari rangkaian T Latch berikut



D. DATA PERCOBAAN 1. Rangkaian SR Latch S 0 0 1 1 1



Gambar 1.a. R Q 1 0 1 1 1 1 0 0 0 1



Q’ 1 0 0 1 1



Gambar 1.b. R Q 1 0 0 0 0 1 0 1 1 0



S 0 0 1 0 1



2. Rangkaian D Latch D 0 0 1 1



C 0 1 0 1



Q’



Q Tetap 0 0 1



1 1 0



Q’ 1 1 0 0 0



3. Rangkaian JK Latch J 0 0 1 1



K 0 1 0 1



Q’



Q Tetap



1 0



0 1 Toggle



4. Rangkaian T Latch T 0 0 1 1



C 0 1 0 1



Q 0 1 1 0



Q’ 0 1 1 0



E. TUGAS AKHIR Soal 1. Apakah perbedaan karakteristik rangkaian SR Latch pada gambar 1.a dan 1.b! 2. Buatlah rangkaian D Latch dengan menggunakan gerbang AND, NOR, dan NOT! 3. Buatlah rangkaian SR dan JK Latch yang menggunakan clock (C)! Jawaban 1.



Sebuah gerbang penahan NOR akan menghasilkan output 1 apabila semua inputnya bernilai 0. Dan gerbang penahan NAND akan menghasilkan output 0 apabila semua inputnya bernilai 1.



Penahan NAND prinsip kerjanya sama dengan penahan NOR. Perbedaannya terletak pada keadaan level atau tingkat logikanya. Masukan-masukan SET dan Reset dari penahan NOR bekerja dari keadaan 0 (rendah) menjadi 1 (tinggi), sewaktu mengubah keadaan. Sedangkan penahan NAND sebaliknya. Masukan-masukan SET dan RESET dari penahan NAND bekerja dari keadaan 1 (tinggi) menjadi 0 (rendah), sewaktu mengubah keadaan. Tetapi sekali lagi, prinsip kerja keduanya sama. 2.



Tabel Kebenaran: E/C 0 1 1



D X 0 1



Q Qprev 0 1



Q’ Q’prev 1 0



3.



SR Latch menggunakan clock



JK Latch menggunakan clock



Comment No change Reser Set



F. PEMBAHASAN Pada percobaan kali ini kita melakukan percobaan mengenai Latch, dimana tujuan dari percobaan ini ialah Mempelajari operasi pada beberapa jenis Latch dan menentukan tabel kebenaran pada Latch. Latch adalah bagian dari rangkaian sekuensial dalam Logic Circuit. Dapat dikatakan juga rangkaian elektronika yang mempunyai dua kondisi stabil dan karena itu dapat menyimpan satu bit informasi. Pada praktikum Latch dilakukan pembuatan rangkaian sebanyak 5 kali, yaitu SR Latch dengan gerbang logika NAND, SR Latch dengan gerbang logika NOR, D Latch, JK Latch, dan T Latch. Pada percobaan pertama yaitu dengan dua rangkaian SR Latch yaitu tersusun oleh gerbang logika NAND dan gerbang logika NOR. Rangakaian tersebut masing-masing menggunakan 2 gerbang logikanya, dengan 2 input (S dan R) dimana S (SET) dipakai untuk menyetel (output dalam keadaan 1) dan R (RESET) dipakai untuk me-reset (output dalam keadaan 0) dan 2 output (Q dan Q’) dimana Q’ tersebut merupakan nilai kebalikan dari Q. SR Latch mempunyai sifat hanya 1 input yang dapat aktif di mana dengan gerbang logika NAND aktif bila resetnya yang bernilai tinggi dan pada gerbang logika NOR aktif apabila setnya yang bernilai tinggi. Pada percobaan kedua yaitu dengan menggunakan rangkaian D Latch yang merupakan pengembangan dari SR Latch. D Latch merupakan rangkaian yang inputnya terlebih dahulu diberikan gerbang NOT (inverter) pada bagian D, maka setiap input yang diumpankan ke D akan memberikan keadaan yang berbeda pada input S-R. Sifat dari D Latch adalah apabila D (Data) dan pulsa clock bernilai 1, maka output Q akan bernilai 1 dan apabila input D bernilai 0, maka D Latch akan berada pada keadaan reset atau output Q bernilai 0. Ada sedikit perlambatan waktu ketika membaca input dari D dan outputnya. D pada D Latch berarti “delay” yang berarti penundaan atau perlambatan waktu. Pada percobaan ketiga yaitu dengan menggunakan rangkaian JK Latch merupakan Latch yang dibangun berdasarkan pengembangan dari SR Latch dan merupakan kombinasi dari D dan T Latch. JK Latch memiliki 2 input yaitu J dan K. Ketika JK = 00, Latch menahan (hold). Ketika JK = 01, Latch mengalami reset. Ketika JK = 01, Latch mengalami set. Dan ketika JK = 11, maka Latch mengalami keadaan terlarang (toggle). Kegunaan dari JK Latch



adalah untuk meminimalisasi rangkaian D dan T Latch. Aplikasi JK Latch sering digunakan sebagai komponen utama suatu pencacah digital.



Pada percobaan keempat yaitu dengan menggunakan rangkaian T Latch, di T Latch mengkomplemenkan data yang disimpan jika mendapat input 1. T Latch memiliki 2 nilai kemungkinan. Ketika T = 0, maka Latch mengalami penahanan (hold). Hold yang berati output Q disimpan sama pada saat seperti sebelum tepi clock. Ketika T = 1, Latch mengalami Toggle. Toggle menandakan bahwa output Q ditiadakan setelah tepi clock, dibandingkan dengan nilai sebelum tepi clock. Maka dalam T Latch, nilai current state dapat dipertahankan untuk siklus lain, atau nilai tersebut dapat ditiadakan (toggle) di tepi clock berikutnya.



G. KESIMPULAN 1. SR Latch mempunyai sifat hanya 1 input yang dapat aktif 2. D Latch merupakan rangkaian yang ditambah dengan gerbang logika NOT (inverter)



pada input bagian R (RESET). 3. JK Latch merupakan Latch yang dibangun berdasarkan pengembangan dari SR Latch



dan merupakan kombinasi dari D dan T Latch. 4. T Latch mengkomplemenkan data yang disimpan jika mendapat input 1. H. REFERENSI http://never-die-blog.blogspot.co.id/2013/11/sr-latch-flip-flop-rangkaian-sekuensial.html http://midnaitdream.blogspot.co.id/2008/10/latch-dan-flip-flop-bedanya.html http://www.play-hookey.com/digital/sequential/jk_nand_flip-flop.html