![Logic Design Laboratory
9788957271292 [PDF]](https://pdfs.asia/img/200x200/logic-design-laboratory-9788957271292.jpg)
132 1 38 MB
Korean Pages 182 [183] Year 2009
측정장비의 사용법과 논리 게이 트의 이해 0 1 목적 02 측정 장비의 사용법 03
논리 게이트의 종류와 특성 04 저항 읽는법 05
LED
연결법
06 사용 장 비 및 재료 07
Prelab
08
Lab
09 토론 및 고찰 사항
논/리/셀/계/
및
/ 실 /험
측정장비으l 사용법과 논리 케이 트의 이해 도�� -，ï
•
전기， 전자회로 실 험 에 사용되는 오실로스코프， 함수 발생 기 ， 디 지 털 멀티미 터 ， 전원 공급기 의 기 본 원리와 사용법을 숙지하고 주의사항을 익 힌다.
•
TTL 게 이 트와 CMOS 게 이 트의 차이를 이해하고 실험을 통해 간단한 논리 게 이 트 들의 특성을 이 해한다.
•
실험을 위해서 저항 읽는 법과 LED 연결하는 법도 배운다.
측정장비의 사용법 2.1
I
오실를A큐E 오실로스코프(그림 1 . 1 )는 시간에 따라 전압이 어 떻게 변하는지 그 파형을 측정하는 장 치 이 다. 따형을 표시 하기 위한 디 스플레 이 로 예 전에는 음극선관(CRT: Cathode Ray Tube)을 사용했으나 요즈음에는 액 정표시장치 (LCD: Liquid Crystal Display) 가 많이 사용된다. 이 디 스플레 이 에 따형 의 원하는 부분을 정확히 나타내 기 위해서는 측정하고 자 하는 입 력 신호의 크기와 시간에 대한 정보를 디 스플레 이 의 수직， 수평 좌표로 정확 히 변환해주는 수직제 어 부(VERTICAL control)와 수평제 어부(HORIZONTAL con trol) 가 필요하다. 또한 입 력 신호의 전압이 특정 값에 도달하면 이 에 맞추어 수명 방향 으로 소인(sweep)을 시 작하는 트리거제 어부(TRIGGER control) 도 필요하다. 오실로스 코프의 전체 구 성과 이를 이용한 신호 측정 방법을 간단히 설명하면 다음과 같다. 여 기 에서는 Tektronix의 TDS3000B를 기준으로 설명한다. 그러나 다른 오실로스코프도 크 게 다르지는 않다.
실험
01 I 측정 장비의 사용법과 논리 게이도의 이해
j
·---_.'-
그림 1 . 1 - 오실로스코프 2.1.1
전면 구성
(그림 1.찌
(1) 전원과 디스플레이 @ 전원 스위 치 (On/Standby button)를 눌러 오실로스코프를 켜 면 일정 시간 동안 자 체 태스트를 수행한 후 사용을위한 준비 상태 가 된다.
@ 필요하면 디 스플레 이 메뉴를 사용하여 디 스플레 이 의 밝기 (bac klight intensity) 를 조절할 수 있다.
Menu function Side-screen menu buttons controls Oscilloscope I General purpose I ACQUIRE knob I I control s d isplay
Bottom ...!..screen I VE RllCAL HORIZONTAL menu buttons II controls controls Input Floppy d isk TRIGGER drive connections control s
그림 1 . 2 - 오실로스코프의
실험 01 I 측정 장비의 사용법과 논리 게이트의 이해
전면 구성
@ 파형 의 밝기는 획득제 어부(ACQUIRE control) 의 WAVEFORM INTENSITY로 조 절할 수 있다.
(2) 입력 신호 연결r @ 여 러 채널의 입 력 신호를 측정할 수 있으며 이는 BNC 커 넥터 를 통해 연결된다.
(3) 수직제어부 CD POSITION: 디 스플레 이 에 표시 되는 따형 의 수직 위 치 를 조절한다. @ SCALE: 디 스플레 이 에서 수직 방향으로 한 눈금당 전압의 크기 (volts/division) 를 조 절함으로써 파형 이 적 절한 크기로 나타나도록 한다. @ 채널 선태: 디 스플레 이 에 어느 파형을 표시할 것 인지를 결 정한다.
(4) 수평제어부
‘
CD POSITION: 디 스플레 이 에 표시 되는 파형 의 수명 위 치 를 조절한다. @ SCALE: 디 스플레 이 에 수명 방향으로 한 눈금당 시 간의 크기(seconds/division)를 조절함으로써 적 절한 시간 분량의 파형 이 나타나도록 한다. @ XY Display format으로 설정하면 수명축이 시 간을 나타내는 것이 아니 라 첫 번째 채널의 신호 전압의 크기를 나타낸다. 이는 리 서쥬(liss떠ous)를 그려서 두 채널 신호 사이 의 위상 차를 관찰하는 데 에 사용될 수 있다.
(5) 트리거제어부 @ 이는 적 절한 시 점 에 수명 방향의 소인을 시작하게 함으로써 반복되는 신호 파형을 안정 적으로 표시하거 나 단발성 따형을 잡아서 표시하기 위해 시용된다.
@ Normal mode에서 트리 거 가 적용되는 소스 신호 채널을 선택하면 선택된 신호의 전압이 특정 값이 될 때 소인이 시작된다. @ 트리 거 되는 전압의 값은 트리 거 레벨을 통하여 정 할 수 있다. @ 트리 거 되는 Slope는 rising edge 나 falling edge로 설정할 수 있다.
(6) 획득제어부 CD SINGLE SEQ: 파형을 단 한번 획득한다. @ RUN/STOP: 따형을 계속적으로 획득하는 데 사용한다.
석험 이 | 측정 장비의 사용법과 논리 게이트의 이해
PROBE COMP
|
AUTOSET button
| 그림 1 .3 . 프로브의 보정을 위한 연결
2.1.2 신호측정방법 (1) RUN/STOP: 오실로스코프의 접지 @ 오실로스코프의 올바른 접 지 는 오실로스코프뿐만 아니 라 사용자와 측정하고자 하 는 회 로를 보호하는 데 펼수적 이 다. 이 를 위해서는 접 지 가 되 어 있는 콘센트에 오실 로스코프의 전원 플러그를 꽂아야 한다.
(2) 프로브의보정 @ 프로브 내 에는 가변 커 패 시 터 가 포함 된 회로가 내장되 어 있으며， 측정오차를 피하기 위해서 이 커 때 시 터 를 조절해 줄 필요가 있다. 그림 1.3과 같이 PROBE COMP에 프 로브의 끝과 GND를 접속하고 AUTOSET(수직， 수명， 트리거를 자동으로 제어)을
누른다. 파형 이 그림 1 .4 (a)， (b)와 같은 경 우에는 그림 1.5와 같이 조절용 나사 L을 조정하여 그림 1 . 4 (c)와 같은 상태로 맞춘다.
(b) 과소 보정
(a) 과다 보정
、
l--l
(c)
그림 1 .4
•
최적 보정
프로브의 보정 정도에
혀험 이 | 측정 장비의 빵법과 논2.1 게이트의 이해
r，‘
따른
파형
\
ι
그림 1 .5
•
프로브의 보정 방법
(3) 파형의측정 @ 프로브를 오실로스코프의 CHl 에 연결하고 CHl button을 누른다. @ 프로브의 GND(reference lead)는 회로 상의 GND(O V로 간주되는 곳) 에 연결한다. 일반적으로 지 면 접 지 를 통해서 GND 끼 리 서 로 연결이 되므로 GND를 따로 연결 하지 않아도 신호 측정은 가능하지 만， 그렇지 않은 경우에는 측정 이 제 대로 안 될 수 도 었다. @ 프로브의 물을 측정하고자 하는 신호에 연결한다. @ 획득제 어부에서 AUTOSET button을 누르면 파형 이 잘 보이 게 될 것 이 다.
(4) 측정한 파형을 이용하여 전압， 시간 계�하기 @ 커 서 를 이용한 측정: CURSOR 메뉴와 general purpose knob 로 horizontal cur sor(H Bars) 또는 vertical cursor(V Bars)를 움직 여 서 두 cursor 사이 의 전압이 나 시 간을 측정할 수 있다.
@ 육안을 이용한 측정 : volts/division 또는 seconds/division을 적 절하게 조절하고 따 형 이 펼 쳐 진 수직 방향 또는 수명 방향의 칸 수를 세 어 줌으로써 전압이 나 시 간을 측 정할 수 있다. @ Measure 기 능을 이용한 측정: MEASURE 메뉴 기 능을 이용하여 자동적으로 원하는 값을 측정할 수도 있다.
2.1.3 기타 기 타 자세한 사항은 참고자료 [ 1 ] [ 2 ] [ 3 ] 을 참고하기 바란다.
2.2 I 함수 발생기(Function Generator)
(.그펌 1.6)
함수 발생 기 는 정 현따 (Sine wave) ， 삼각파(Triangle wave) ， 구형 파( Square wave)，
샘혐 01 I 측정 장비의 사용법과 논리 게이트의 이해
-
그림 1 . 6 . 함수 발생기 RAMP파， 펄스따 등의 파형을 원하는 주파수와 진폭으로 생성할 때 사용하는 기 기 이 다. 파형 의 크기와 주파수 외 에 직류편차(DC offset)도 조정 가능하다.
2.2.1 전면 구성
(그림 1.7)
@ 천훨스위치 : 토글스위 치를 누르면 전원이 들어온다. 훌 솟자커 : 숫자값， 소숫점， 부호를 입 력 할 수 있다. 훌 단위키 : 입 력 한 값의 단위를 선택할 수 있다. øc.때CEL/EXIT 버튼: 선택사항이나 입 력한 값을 취소할 수 있다.
• ENTER/SELECT 버튼: 선택사항 또는 입 력한 값을 결 정 시 킬 수 있다. 숫자 입 력 후 단위 입 력 없이 ENTER 버 턴을 누를 시 전에 선돼된 단위로 결정 된다.
@
@
R훌，QO.Æκ씨뻐
@
@
Tektron)f AFG310
|lC프현코디
짧휠없V;
i뚫;활-:탤혈첼j TRIGGER
POWER 。N
-
OFF
&
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@
@)
8(3
그뭘 1 .7
‘-
허험 01 I 측정 장비의 사용법과 논리 게이트의 이해
•
0
(3
@
함수 발생기
전면부
0φ
@
φ PREV/NEXT 버른:숫자입력 시 커 서 를 움직 일 수 있다.
• INC/DEC 버픈: FUNC， MODE， MODUL의 선태사항을 변화시 킬 수 있으며， 숫자 입 력 시 커 서 가 위 치 한 곳의 값을 변화시 킬 수 있다.
밍 01πPUT 단자파형 의 출력 연결부. 5 0a의 출력 임피던스를 갖는다. .， OUTPUT스위치와 표시기: 토글스위 치를 눌러 서 따형을 켜 고 꿀 수 있다. 파형 이 켜 져 있을 경우 CHl 표시 기 의 램 프가 걱 진다.
1> TRIGGERMANUAL 버픈: 눌러서 트리 거 신호를 발생 시 킬 수 있다. GÞ TRIGGER EXT IN 단자TTL 레벨 외부 트리 거 입 력 단자. 1 0 kfi의 입 력 임피던스 를 갖는다. 4)LCD 디스폴례이: 항목， 선택사항， 숫자， 메 시 지 등을 두 줄， 20문 자 내에 보여주며，
FUNC， FREQ， AMPL， OFFSET， MODE， MODUL， PHASE의 상태를 보여준다. 그 림 1.8 에 초기값을 예로 들어 각 항목에 대 한 간단한 설명을 해 놓았다. .. Delete 버픈: 숫자 입 력 시 값을 커 서 의 왼쪽으로 가면서 값을 삭제할 수 있다.
@ 항목， 매뉴 버픈: 세 팅 메뉴 항목을 선돼할 수 있고， SHIFT 버 튼을 누른 후 메 인 메뉴 를 선태할 수 있다. •
세팅메뉴의 항목버튼: FREQ， AMPL， OFFSET， PHASE， FUNC， MODE， MODUL - FREQ: 출력 주파수를 정 할 수 있다. 출력따의 종류에 따라 범 위 가 다르다. SINE， SUQ: 10 mHz^' 16 MHz TRIA， RAMP， PULS: 10 mHz^' 100 암fz - AMPL: 출력 주파수를 정 할 수 있다. 가능범 위는 50 mV^'lO V - OFFSET: offset level 값 세 팅 - PHASE: phase 값 세 팅 - FUNC: 출력파형을 선 택할 수 있다. - MODE: 동작 모드를 선택할 수 있다.
Type 01 Wavelorm selecled Frequency Value
Pre’ix 이 Unil
Amplitude Value Phase Value Ollsel Value Operaling Mode selecled
Modulalion Type selecled
그펌 1 .8
•
LCD 디스플레이
실험 01 I 측정 E벼|의 사용법과 논리 게이트의 이해
@
@
c=:::=그
SYNC OUT
옳양*똥팩했 10 kIl
TTL
e
c==그
c::==그 c:=::그 c:=::그 c:=::그 c=:::=그 c::==그 c:=::=그 c::==그 c:=::그 c:=::=그 c:=::그 c::==그 c::==그 c:=::=그 c=:::=그 c::==그 c::::=:=:그 c=:::=그 c:=::=그 c=:::=그 c::==그 c:=::::=그 I二--그 c=:::=그
æ
4IÞ
c:=::그
c:=::=그
c=:::=그 c=:::=그
•
그펌 1 .9 . 함수 발생기
‘3
@
후면부
CONT(Continuous mode)， TRIG(’rriggered mode)， BRST(Burst mode) - MODUL: 네 가지 변조파행을 선택하거 나 OFF를 선택할 수 있다. SWP(Sweep)， FM(주파수변조)， FSK(주파수편이 변조)， AM( 진폭변조) •
메 인메뉴 버튼: EDIT， SYSTEM， FUNC-PARAMETER， MODE-PARAMETER
• SHIFT 버픈과 표시기: SHIFT 버튼을 눌러 서 메뉴 버튼의 파란색 메뉴를 선돼할 수 었다. SHIFT 상태 일 때 표시 기 의 램프가 켜 진다.
2.2.2 후면 구성
(그럼 19)
• Power Cable 단자: 사용 전원의 파워 케 이 블을 연결한다. fìHi뺑ILowSlide스위치: 1 15 V， 230 V의 선돼된 파워의 High/Low 전환을 통해 전압
을 바꿀 수 있다. 1 15 V-Low의 경우 90야 10 V， 1 15 V-High 의 경우 108"'132 V가 가 능하다.
•
115
V/230 V Slide스위"1: 1 1 5 V 또는 230 V 전압을 선택할 수 있다.
GÐAM IN 단자 외부 진폭변조신호를 입 력 으로 받을 수 있다.
때 Chassis Ground Screw: 장비를 접 지 시 키는 데 사용된다. • SYNC OUT 단자 CH l 출력과 동기화된 TTL 레벨 펼스 출력 단자 명 IEEE STD 488 GPIB 단자 GPIB 인터페이스 케 이블 단자 뼈휴즈훌더
허험 01 I 측정 장비의 사용법과 논리 게이트의 이해
j
그림 1 . 1 0 . 디지털 멀티미터
2.3 I 디지휠 멀티미터 (그힘 1.1 이 디지 털 멀티미 터 는 내부의 전압， 전류 원을 이용하여 외부의 직 류 및 교류 전압/ 전류， 저 항， 용량 등을 디지 털로 측정하는 기 기 이다. 모든 수치 가 디지 털로 표시 되 기 때문에 측 정 이 용이하며， 여 러 가지 다양한 값을 측정할 수 있기 때문에 자주 사용되는 기 기 이 다.
2.3.1 전면 구성
(그림 1. 11)
o 'IO A’ 단자직류나 교류 전류를 측정할 때 사용하며， 최 대 lO A까지 측정 가능하다. 훌 'COM’ 공흉단자 (혹잭): 모든 측정 에 공통적으로 사용되는 입력 단자로 검은색 TEST L E뼈를 연결한다. @
캐。덤。팀띔 。 。띔‘
그힘 1 . 1 1
•
디지털 멀티미터
전면부
‘ 심험 01 I 협 장비의 A용법과 논2.1 게이트의 이해
lI.
• 'VßHz' 단자 ( 적색 ): 직류나 교류 전압， 저 항， 도통 시 험， 용량 측정，주파수 측정 시 사용하는 단자
@ ‘lnA’ 단자2000 inA 이 하의 직류나 교류 전류를 측정할 때 사용한다. • SOCKET: 트랜지스터 전류증폭률 (hFE) 입 력 단자 φ 직류 전압 @ 교류 전압 @ 직류 전류 @ 교류 전류 80저 항 @ 다이 오드 및 도통
• FREQ: 주파수 • 200 mV ß: 200 mV， 2000 레 인지 . 2 V mA Kß: 2 V， 2 mA， 2 KO 레 인지
• 20 V mA KßKHz: 20 V， 20 mA， 20 KO，20 KHz 레 인지 • 200 V mA KßKHz: 200 V， 200 mA， 200 KO，200 KHz 레 인지 fÞ 2000 V mA Kß: DCI000 V/AC750 V， 2000 mA， 2000 KO 레 인지 8 10 A Mß: 10 A， 20 MO 레 인지
41 hFE: 트랜지스터 전류증폭률 • HOLD: 데 이 터 유지 기능 빼 전원 ON/OFF 스위치 명 ZEROADJ: 영 점 조정자
2.3.2 교류전압의측정 직류 전압은 항상 균 일하기 때문에 디 지 털 값으로 표시 하는 데 아무런 문제가 없다. 그 러 나 교류의 경 우 그 전압이 변하기 때문에 어느 값을 디 지 털 값으로 표시하는가 하는 문제가 제 기 된다. 일반적으로 교류 전압은 전 력 계산에 많이 사용되 기 때문에 RMS (Root Mean Square) 가 사용된다. 이 경우 교류 전압을 저 항에 가했을 때 발생하는 열 의 명균치 는 같은 전압의 직류를 가했을 때 발생송}는 열의 명균 치와 같게 된다.
2.3.3 영접초정 측정하기 전에 직류 전압 200 mV에 놓고， 입 력을 단락 시킨 후， 전면에 있는 영 점 조정
지를 사용하여 표시 값을 ‘'0" 으로 조정한다.
-Q뼈
01 I 측정 장비의 사용법과 논리 게이트의 이해
〉
-、 'ì s
그림 1 . 1 2
•
직류 전원공급기
2.4 I 직류 전원공릅기 (DC Power Supply) 전원공급기(Power Supply)는 직류 또는 교류의 전원을 공급하는 장비로 일반적으로 그 공급전원의 주따수는 가변 될 수 없는 형 태 가 대부분이 다. 일반적으로 직류 전원공급기 의 활용도가 많고 사용법 이 좀 더 복잡하므로 여 기 에서는 직류 전 원공급기 만 소개하기 로 한다.
2.4.1 전면 구성
(그럼 1.잉)
@ 전원스위 치 훌 B- 전원 (CH-B) 출력 전류계 • B-전원 정 전류 동작 표시 LED 8 B- 전원 3-digit DVM (Digital Volt-Meter) • B- 전원 전압조절기 φ B-전원 DVM 내부/외부 입 력 선택 스위 치
• B- 전원 출력단자 • B-전원 전류조절기 Q 접 지 단자 @ 고정 전압 ( + 5V， 2A) 출력단자 4D A- 전원 (CH-A) 전류조절기
fì A- 전원 출력단자 e A- 전원 DVM 내부/외부 입 력 선택 스위 치 4Ð A- 전원 전압조절기 8A- 전원 3-digit DVM (Digital Volt-Meter)
허험 01 I 측정 장비의 사용법과 논리 게이트의 이해
I
@
@
@
@
그힘 1 . 1 3
‘i •
직류
@
전원공급기
@
후먼
cþA- 전원 정 전류 동작 표시 LED 8A-전원 출력전류계
2.4.2 후면 구성
(그림 U3)
@ 입 력 전원 휴즈훌더 @ 입 력 전원 코드 8A- 전원의 Digital Volt:-Meter의 외부입 력 책 .A- 전원의 전압조절 트랜지스터 뼈 B- 전원의 전압조절 트랜지스터
훌훌 B- 전원의 Digital Volt-Meter의 외부입 력 잭 빼 입 력 전압 ( 1 10 V/220 V) 선택 스위치
2.4.3 정전압초정 여 기 에서는 A- 전원의 사용에 대해서 설 명 할 것 이 나， B- 전원의 경우도 마찬가지 방법으 로 사용하면 된다. 전원공급기 의 출력을 회로에 연결하기 전에 먼저 전압과 전류를 조 정하는 것 이 필요하다. 정 전압 동작을 위해서는 다음과 같이 하면 된다.
@ 전원공급기 의 전원스위치를 켜고�DVM의 내부J 외부 입 력 선돼 스위치는 내부로 한다. CID DVM에 나타나는 값을 보면서 전압조절기 를 사용하여 원하는 전압으로 조정한다. 이 때 전류가 최 소로 조정 되 어 있으면 정 전류 동작 표시 LED가 걱 진 상태 에서 원하 는 전압이 나오지 않을 수 있다. 이 경우 전류조절기 를 이용하여 전류를 약간 증 가 시 키 면 원하는 전압이 나오게 된다. 전류조절기는 회로 이상으로 과전류가 흘 러 회 L
I
허험 01 I 측정 장비의 사용법과 논리 게이트의 이해
、「
、.
]
로가 망 가지는 것을 차단하는 역 할을 하므로 필요 이 상으로 전류를 키우지 않도록 한다. @ 원하는 전압으로 조정 이 되 면 회로를 연결한다. 이 때 회로에 흐르는 전류가 커 지 면 다시 전압이 떨어질 수 있으며， 전류조절기 를 이 용하여 다시 전압이 올라가도록 한 다( 전압조절기를 사용하면 안됨).
2.4.4 정전류초정 논리 회로에 대한 실험에서는 펼요 없지만， 정 전류로 동작시 키 고 싶으면 다음과 같이 하 면 된다.
@ 전류조절기를 줄인 상태 에서 회로를 연결하고， 정 전류 동작 표시 LED가 켜 지 도록 전압조절기를 충분히 높인다. 이 때 과전류가 흐르지 않도록 주의한다.
@ 출력 전류계를 보면서 전류 조절기 를 이용하여 전류를 원하는 값으로 조정하여 사용 한다. 전류가 원하는 값까지 올라가지 않고 정 전류 동작 표시 LED가 꺼 지 면 전압조 절기를 더 높일 펼요가 있다.
논리 게이 트의 종류와 특성 논리 게이트(logic gate)는 논리 적 결정을 하기 위한 전자회로로서， 대부분의 디 지 털 시 스템은 이 러한 게 이 트들로 구성 되 어 있다. 논리 게 이 트는 오늘날 여 러 가지 형 태 로 집 적회로 내 에 이용되고 있으며， 가장 널 리 보급되 어 있는 종류는 TTL(transistor- transis tor logic)과 CMOS(complementary-metal-oxide-semiconductor) 이 다.
3.1 . ITL TTL은 바이폴라 트랜지스터를 사용하여 만든 디 지 털 논리 IC 이 다. 이 것은 이름이 대 개 74XXX ( military standard는 54XXX ) 의 형 태 를 취하고， 대 부분 + 5 V 전원 전압에서 동 작하며， 속도가 빠른 반면에 소비 전 력 이 크다는 특정을 가진다. TTL에는 동작속도를 더 욱빠르게 하거 나 소비전력을 감소시 키 기 위하여 아래와 같이 여 러 가지 의 시 리즈 모텔 들이 개발되 었으며， 이 밖에도 메 이 커 에 따라 현재까지 매우 다양한 변종들이 개 발 시 판되고 있다. 74xxx: Standard TTL， 표준형， 현재는 대부분 단종 74Hxxx: High-speed TTL， 고속형， 현재는 대부분 단종 74Lxxx: Low-power TTL， 저 전 력 형 ， 현재는 대부분 단종
혈험 이 | 측정 장비의 생법과 논21 게이트의 이해
그림 1 . 1 4
•
TIL DIP (Dual In-line Package)
74Sxxx: Schottky TTL， 쇼트키형， 고속 \
I-·
74ASxxx: Advanced Low-power Schottky TTL， 개선된 쇼트키형 현재까지 의 TTL중
가장뻐F름 74ALSxxx: Advanced Low-power Shottky TTL， 개선된 저소비전력 쇼트키 형 74Fxxx: Fairchild’ s Fast TTL， 페어 차일드사의 고속형
TTL에서 손톱 모양의 홈이 있는 쪽을 위로 놓았을 때 그 홈의 왼쪽에 있는 핀이 l 번이다 (그림 1 . 14). 그리고 l 번부터 반시 계 방향으로 핀 번호가 매 겨 진다. 이 때 대 개 왼쪽 아 래 가 GND(ground ) 이 고 오른쪽 위가 VCC(power supply) 가 된다. TTL IC를 사용하려 면 각 TTL IC의 내부 연결( 입 력 핀， 출력 핀，VCC 핀， GND 핀) 을 알0바 하는데， 이 것은 TTL Data Book을 찾아보면 된다. 책 이 없는 경우는 Web에 서 검 색을 해도 찾을 수 있다. 그림 1 . 1 5는 7400 NAND 게 이 트의 특성을 보여주는 data sheet이 다. 구체적 인 data는 TTL을 제작하는 회사에 따라 조금씩 차이 가 있다. Data sheet에 담 겨 있는 내용을 다 이 해하기 위해서는 전자 회로에 대한 지 식 이 필요하지만， 여 기 서는 주의해야 할 것만 간단히 요약해 보기 로 한다.
(1) 동작범위 게 이 트가 동작을 제대로 하는 것을 보장하는 동작 범위를 나타낸다. 예를 들면 7400 의 경우 공급전압이 4 . 75
，-y
5.25 V로 주어 져 야만 NAND 게 이 트 동작을 제대로 한다는 것
을 의 미 한다. 전류의 경우에는 보통 출력 의 논리값이 0 인 경우에는 게 이 트로 들어오는 전류의 최 대 값， 논리값이 1 인 경우에는 게 이 트로부터 나가는 전류의 최대값이 나타나 있다.
(2) DC 특성 V IH: 입 력 이 논리값 l 로 간주되 기 위하여는 이 전합보다 큰 전압이 인가되 어야 한다. V IL: 입 력 이 논리값 0으로 간주되 기 위하여는 이 전압보다 작은 전압이 인가되 어 야 한다.
허험 01 I 측정 장비의 사용법과 논리 게이트의 이해 ，1
기
@
MOTOROLA
SN54/74LSOO
QUAD 2-INPU T NAND GATE
•
ESD >
3500
VI이ts
aUAD 2-INPUT NAND GATE LOW POWER SCHOTTKY
Vcc
1빼빼
GND
J SUFFIX
CERAMIC CASE 632-08
빼輪
N SUFFIX PLASTIC
CASE 646-06
1
#
o SUFFIX SOIC
14
CASE 751A애2
ORDERING INFORMATION SN54LSXXJ
Ceramlc
SN74LSXXN
Plastic
SN74LSXXD
SOIC
GUARAN TEED OPERATING RANGES Symbol
Paramet er
v cc
Supply Voltag.
T
Opo얘ting Am bient Temperature
A
54
1‘
Typ
Max
Unit
4 ，5
5，0 5，0
5，5
5，25
v
55
25
125
4，75
54
Range
Min
74
25
0
'
70
C
1
O미αJI Current - High
54，74
-0，4
mA
1 0L
O미αJI Current - low
54
4 ，0
mA
0H
8，0
74
SN54/74LSOO DC CHARACTERISTICS OVER OPERATING TEMPERATURE RANGE
(unl... 이herwise s∞ciliod)
Limits Symbol V1 H
Parameter
Min
Input HIGHVon8g.
I
V 1L
InαJt LOWVonago
V1 K
InαJt Clamp DiodeVI어tage
V OH
V
OL
Output LOW Von.ge
II
Input LOW Current
L
‘OS I
Short Clrcuit Current (Note
，
07 0，8 -0，65
-1，5
v v
3 ，5
v
74
2 ，7
3 ，5
v
= MIN， t = -18 mA V lN CC
’
V = MIN 1 = MAX， V =V 0H CC 1N 1H rV
L
1
per Truth Table
I
I : I’ V'N = 2，7
0，5
v
1
20
μA
0.1
mA
Vcc = MAX， V
-0‘4
mA
-100
mA
= MAX V ��
0.4
74
0，35
1.6
T0181.0u’αt LOW
4.4
.........
AIt Input
Guaranteed Input lOWVoltage for All lnpul
I = 4.0 mA � 。L
0‘25
-20
Conditions
GU8rant•• d Input HIGHVoltage lor
v
54，].‘
Tot81， Output HIGH
NoI. 1: NOI rnore tn.n one ou’pu’ ’· “
v
2，5
t)
Test
Unit
54
Power Supply Current CC
Max
mA
’ ‘ .um.，ncwkH'�tt‘11'1 1 MCor얘
= 8.0 mA
Vcc = 0L
VCC
V CC
’= ’ = MAX
=V MIN V CC CC � orV V =V lL lH lN mm Table per T V
1N
= 7.0V
V1N:: 0.4V
‘” m -m 6 = -= ”u F) ‘“ 단 간 빼
Input HIGH Currenl
54
r74
Output. HIGHVottage
II H
Typ
2，0
MAX
%m -v
Parameter TUrn-Q1t Delay， ’npul 10 Output Turn-Qn 0에øy，Input to Output
그힘 1 . 1 5
•
TIL data sheet
허험 01 I 측정 장비의 사용법과 논리 게이트의 이해
--뭘l
VOH:
게 이 트의 출력 이 논리값 1 인 경우의 출력 전압으로 일반적으로 최 소값과 대표값 (typical value) 이 표시 된다.
VOL:
게 이 트의 출력 이 논리값 0 인 경우의 출력 전압으로 일반적으로 최대값과 대표값 이 표시 된다.
두 개 의 게 이 트가 서 로 연 결 되 어 있을 경우， VOH는 V1H 보다 커 야 하고， VOL은 V1L 보다 작아야 한다. 각 두 값의 차이를 잡음 여유도(noise margin) 라고 하며 다음과 같이 표시한다. NMH
=
VOH - VIH， NML
=
V1L - VOL
(3) AC 특성 게 이 트의 동작 속도를 나타내는 정보이다. tpHL 은 출력 이 논리값 1 에 서 논리 값 0으로 바뀌는데 걸 리 는 시 간을 의 미 하며 ， tpLH는 반대로 논리 값 0 에 서 논 리 값 1 로 바뀌는 데 걸 리 는 시 간을 의 미 한다.
3.2. CMOS CMOS는 주로 증가형 (enhancement) MOSFET 소자들을 사용하여 만든 논리 소자이 다. 이 것은 그림 1 . 15와 같이 주로 MOSFET를 사용하며 출력단은 항상 power supply 쪽에 P 채 널 MOSFET를 사용하고 ground 쪽에 N채널 MOSFET를 사용하는 상보형 (complementary) 구조를 가진다. CMOS는 TTL에 비 하여 훨씬 늦게 개발되 었으나， 반도체 구조가 간단하고 IC로 집 적 될 때 칩 상의 공간을 적 게 차지하며， 따라서 집 적 도를 높일 수 있기 때문에 VLSI에 널 리 사용된다. 한편， 사용자의 입 장에 서 는 소비 전력 이 매우 적 고 잡음 여유도가 크다는 것 때문에 더욱 유리 하다. 그러나 바이폴라 트랜지스터를 기 본으로 하는 TTL 소자에 비 하면 동작속도가 느리다는 것이 단점 이 다. CMOS 소얀 이름01 기본적으로 40 XX(RCA사에서 처음 개발)， 45 XX(Motorola 사에 서 처 음 개 발) ， 74HCxxx(TTL과 핀 배 열 및 기 능 이 같게 만든 High-speed CMOS)， 74HCTxxx(74HCxxx형 의 입출력 특성을 TTL과 유사하게 만든 High-speed TTL-type CMOS) ， 74ACxxx(74HCxxx 형 의 동작속도를 개 선한 Advanced fast CMOS)， 74ACTxxx(74ACxxx형 의 입 출력 특성을 TTL과 유사하게 만든 Advanced fast TTL-type CMOS) 등의 형 태를 취한다. CMOS 소자는 일반적으로 +3""+ 1 8 V의 전원 전압에서 통작한다. 이 것은 그림 1.16 의 동작 특성표에서 보듯이 출력 전압이 낮은 상태 일 때 0""0 . 1 V( 전형 적으로 0. 05 V) 이 고 높은 상태 일 때 VDD ""VDD - 0. 1 V( 전형 적으로 VDD-0.05 V) 이 어 서 입 력 전압 조건 을 큰 차로 만족하기 때문에 잡음 여유도가 높다.
허혈 01 I 측정 장비의 사용법과 논리 게이트의 이해
CMOS Inverter
VDD V，L
(max) V，H (min) VOL (max) VOH (min) ‘IN (max) IOL (min) IOH (min)
=
5 VDD
=
10 VDD
=
1.5 3.5 0.05 4.95
3.0 7.0
4.0 11.0
0.05 9.95
0.44
1.1
0.16
0.4
0.05 14.95 0.3 3.0 1.2
그램 1 . 1 6 . CMOS의 기본
구조와
15
단위
[V] [V] [V] [V] [μA] [mA] [mA]
동작 특성표
CMOS 소자의 또 다른 특정은 게 이 트 입 력단이 절 연 되 어 있기 때문에 정전기 에 의 하여 파괴되 기 쉽다는 것 이 다. 대부분의 소자는 이 러한 정 전 기 에 대 한 보호회로를 내 장 하고 있 지 만 그래도 주의하여 취급하는 것 이 좋다.
저항읽는법 @ 그림 1 . 17과 같이 금색 이 나 은색 이 인쇄 된 쪽이 오른쪽으로 가도록 놓고 저 항을 읽 는다. @ 왼쪽부터 순서 대로 색띠를 읽으며， 제 1 색띠와 제 2 색띠를 숫자로 환산하면 두 자릿 수의 유효숫자가 된다. @ 여 기 에 제 3 색띠에 해당하는 숫자를 10의 지수로 하여 곱해 주면 저항값이 된다. @ 단위는 ‘옴’ 이 다. @ 저항의 정 밀도는 제4색띠로 판별한다.
그뭘 1 . 1 7 . 4색 저항
허험 이 | 측정 장비의 엠법과 논己| 게이트의 이해
----_.-.-
색 혹 갈 적 등
황 뇨「: -
청
자
회 백 二C그그
은 -C「그
수치
0 2 3 4 5 6 7 8 9 -
지수
껑밑도(%)
0 :t 1 :t 2 :t0.05
2 3 4 5 6 7 8 9
--
:t0.5 :t0.25 :t0.1 :t5 :t 1 0 :t 20
-2 -
-
예 ) 적 - 자-등-금
=
27 X 1 03 Ohms (+5% )
=
27 kO (+ 5% )
황-자흑갈
=
47 X 1 00 Ohms (+1 % )
=
470(+1 % )
온도찌수10-용rc :t 250 :t 1 00 :t50 :t 1 5 :t 25 :t 20 :t 1 0 :t5 :t 1 -
-
LED연결법 LED는 다이오드의 일종이므로 전류가 잘 흐르는 방향이 있다. 그 극성은 그림 1 . 1 8 에 서 보는 바와 같이 대 개 긴 쪽 이 P이고 짧은 쪽 이 N 이 지 만 구분하기 어 려운 경우에는 실제로 전류를 흘려서 불이 켜 지 는 것을 확인함으로써 구분할 수 있다. 회로에 LED를 연결할 때는 그림 1 . 1 9 또는 그림 1 .20과 같이 연결한다. 저항을 달아주는 이유는 과전
N
.. 그힘 1 . 1 8
•
P
LED의 극성
330 R 330 R
그힘 1 . 1 9
•
허험 01 I 측정 장비의 사용법과 논리 게이트의 이해
LED 연결법(active high)
Vcc
330 R 330
Vcc
R
그림 1 . 20
•
LED 연결법(active low)
류가 흘러서 LED가 손상되는 것을 막아주기 위함이 다. 저 항값으로 밝기도 조절할 수 있다. 그림 1 . 19와 같이 연결하면 논리 게 이 트의 출력 이 ‘'H"일 때 LED에 불이 들어옹 다. 반대로 그림 1.20과 같이 연결하면 논리 게 이 트의 출력 이 ‘t" 일 때 LED에 불이 들 어옹다. 일반적으로 논리 게 이 트는출력 이 '1"일 때 전류구동능력 이 더 좋다.
사용장벼 및 재료 구톨
샘험 장비
허험 쩨료
명청 Br양:Id 많>ard Oscilloscope Function Generator D밍ital Munimeter power su며y 2-in따 AND뱅e 2-inα.rt OR gate NOT gate 2-in따 NOR gate 2-input N예D 명te 2-in띠 XOR 명te 또D R엉stα
규격
7408 7432 7404 7402 7400 7486 4.7k
수황 1대 1대 1대 1대 1개 1개 1개 1개 1개 3개 1개 1개 1개
Prelab 7.1
I
혹정 장비의 사용법 가. 오실로스코프， 전원공급기， 디지 털 멀티미 터， 함수 발생기 의 Manual 읽 어 보고 z}!실 험 기 기 의 사용법을 숙지 하시오.
싱혐 01 I 측정 장비의 사용법과 논리 게이트의 이해
ll톨톨l
나. 손으로 오실로스코프 프로브의 립(tip)을 만지 면 나타나는 파행의 예상되는 현상과 그 이유에 대해서 설명하시 오
다. 함수 발생기 의 peak-to-peak 출력 전압( 정 현파， 구형파， 톱니따) 이 VL부터 VH까지 Vpp
=
VH - VL 일 때， 이를 true RMS 디 지 털 멀티미 터 를 이용하여 AC로 측정할
경우와 DC로 측정할 경 우 각각 예상되는 결과는 어 떠 한가.
7.2 I 논리 게이트의 이해 7h 2-input NAND gate를 이용하여 2-input XOR 게 이 트의 동작을 히는 회로를 만들 어 보시 오
나. 가에서 만든 회로에 LED와 저항을 연결하여 출 력 논리 값이 0 이 되 면 LED가 켜 지 도록 회로를 설계하시오(전원 전압은 5 V로 하고 LED가 켜 질 때에 lmA 정도의 전 류가 LED에 흐르도록 할 것).
Lab 8.1
I
혹정 장비 실혐 가'. 7. 1 의 가에 대 한 실험을 통해서 그 결과를 측정하시오 힘올 주어 잡올 때와 그렇지 않을 때의 차이를 확인하시요 나'. 7 . 1 의 다와 같이 함수 발생 기 의 출력 전압을 디 지 털 멀티미 터 로 측정하시오.
8.2 I 논리 게이트 실혐 가'. NAND 게 이트에 전원 전압 5 V를 가한 후， 한쪽 입 력 핀에는 5 V↓다른 쪽 입 력 핀에 는 함수 발생 기 로 진폭 5 V인 구형파를 인가하여 출력 전압이 0 에서 1로 변할 때와 1 에서 0으로 변할 때 의 지 연 시 간을 오실로스코프를 이용하여 측정하시요 나'. 8.2의 가와 같이 2-input NAND 게 이 트를 이용하여 2-input XOR 게 이 트의 동작을 하도록 연결하고， 전원 전압 5 V를 가한 후， 입 력 핀에 모든 조합의 논리값을 가하여 진 리 표를 작성함으로써 XOR 동작이 올바르게 되는지 확인하시오. 한쪽 입 력 이 0 이 고 다른 쪽 입 력 이 변할 때 의 지 연 시 간과 한쪽 입 력 이 l 이 고 다른 쪽 입 력 이 변할 때 의 지 연 시 간을 측정하시오 다'. 2-input XOR 게 이 트의 지 연 시 간을 측정 하시오
허혐 01 I 측정 장비의 사용법과 논리 게이트의 이해
- -→←←← →
、r
라� 7 .2의 나와 같이 회 로를 구성하고 LED가 올바르게 점멸하는지 확인하시오 또 이때 l
지 연 시간을 측정하시오.
토론 및 고찰 사향 9.1
I
혹정 장비 실험 가'. 8 . 1 가의 실험 결과에 대해서 설명하시 오. 나'. 8 . 1 나의 실험 결과와 예상치 에 차이 가 있다면 가능한 원인에 대하여 추측해 보시오
9.2 I 논리 게이트 싫혐 가'. 8.2 가에서 두 지 연 시간에 차이 가 었다면 그 원 인을 알아 보시오 나'. 8 .2 나에서 지 연 시간에 차이 가 있다면 왜 그런지 원 인을 설 명 해 보시오. 다'. 8.2 나와 8. 2. 다에서 의 지 연 시 간을 비 교하고 그 차에 대해서 논하시오 라'.8. 2 라에서 8.2 나와 다른 결과가 나왔다면 왜 그런지에 대하여 정 량적으로 설 명 해 보시오.
9.3 I 기타 실험 내용 및 결과에 대해 특이 사항， 발견한 사항， 의문 사항， 개 선점 둥에 대 해 언급하 시오.
참고자료 1 . Tektronix， XYZ ofOscilloscopes， available at http://www.tektronix.com. 2. Tektronix， TDS3α)()B Series Digital Phosphor Oscilloscopes User λ1anual， 071-0957-03， available at http://www.tektronix.com. 3. Tektronix， TDS3000
하
TDS3000B Operator Training Kit Manual， 07 1 - 1051-00 available at
http://www.tektronix.com . 4. 이지디지럴 주식회사， FC-7005 함수 발생 기 사용설명서， available at http://www.ezdgt.com.
5. 이지디지털주식회사， DM-44 1 B TRUE RMS 디지털 멀티미터 사용설명서， available at http://www.ezdgt.com. 6. Power Supply Manual
7. Randy H. Katz and Gaetano Boriello， Contemporary Logic Design， 2nd ed.， Prentice-Hal1， 2005.
r
�험 01 I 측정 장비의 사용법과 논리 게이트의 이해
Boolean Algebra 및 논리 효|로의 간소화 01 목적 02 이론 03 사용 장비 및 재료 04
Prelab
05
Lab
06 토론 및 고찰 사항
-、
논/리/셀/째/
및
/싱/협
Boolean Algebra 및 논리 효|로의 간소화 목적 •
부울 대수(Boolean Algebra)를 이 해하고 실험을 통해 확인한다.
•
특히 De Morgan’s theorem을 이 용한 실험을 함으로써 논리회로에 대 한 이 해도를 높인다.
이론 디 지 털 시 스템 설계 시 논리 회로에 대한 식이 주어 지 면， 통일한 값을 가지 는 범위에서 그 식올 구성 하는 항의 수와 변수의 수를 최소화함으로써 논리 회로를 구현하기 위한 게 이트의 수를 최소화하게 된다. 이 렇 게 논리 회로를 간소화하는 방법으로는부울 대수를 직 접 적용하는 방법， Karnaugh map을 이용하는 방법， 컴퓨터를 이 용하여 자동적으로 간소화하는 방법 등이 있다. 여 기 에 서 는부울 대수를 직 접 적용하여 논리 회로를 간소 화하는 방법 에 대하여 실험 하도록 한다.
2.1 . 부울 대수 2.1 . 1
부울 대수란?
r
\
대 개 의 경우 디 지 털 시스템 은 O 또는 1 의 논리값을 갖는 입 력 핀들과 출력 핀들 사이 의 함수관계로 표현될 수 있으며， 이 관계를 부울식을 이 용하여 체계화할 수 있다. 이 는 1 847년 영국인 George Boole 이 제 안한 것으로， 복잡한 논리문( logical statement) 을 나 타내는 간결한 수학적 방법 이 다. 여 기 서 논리문이 란 그 서술이 챔 1 ) 이 나 거 짓(0) 의 두
심혐 02 1 Boolean μgeb떠 및 논리 회로의
간쇄
가지 중 하나가 되는 문장을 의 미 한다. 이 수학적 체 계를 부울 대수라고 하는데 여 기 에 서 사용되는 기 본 부호(또는 연산자) 에는 OR 연산을 나타내는 가산부호( +)， AND 연 산을 나타내는 승산부호( . ) ， 그리고 NOT(부정)을 나타내는 부호(- 또는 ’)가 있다. 승 산부호는 생 략될 수도 있으므로 A . B와 AB는 같은 표현식 이 다. 이 시간에는 앞 장에서 배운 각 논리 게 이 트와 부울 대수를 이용하여 논리 회로를 구성하는 방법 에 대해서 알 아보기 로 한다. 디 지 털 시 스템 의 출력을 입 력 의 논리함수로 표현하는 부울식을 구하기 위해 먼저 시스댐의 동작에 대한 진 리 표를 만들어 본다. 여 기 서 알아야 할 것은 진리표는 가능한 모든 입 력 의 조합과 각 변화에 대 해 기 대 되는 출력의 목록이므로 표가 상당히 커 질 수 있다. 이를 부울식으로 바꾸어 주면 훨씬 간결하게 표현할 수 있으며 그대로 논리회로 로 실 현할 수도 있다. 그림 2.1은 식 z = ( (A + B) . C) + D의 논리회로이다. 그런데 중요한 것은 부울식 이 주어 지 면， 항이나 변수의 수를 줄여 식을 간략히 함으로 써 펼요한 게 이 트의 수를 줄일 수 었으며 보다 경 제 적 인 설계를 할 수 었다. 부울식을 간 략화 하기 위해서는 부울 대수의 여 러 가지 등호 관계를 공리 (axiom)와 정 리 (theorem) 의 형태로 만들어 적용하게 된다. 많이 사용되는 공리와 정 리를 열거하면 다음과 같다. (1) x . 0 = 。 (3)χ . 0 = 0
(2) x . 1 = x (4) x . x = O
(5) x + 0 = x
(6) x + 1 = 1
(7) x + x = x
(8) x + 쪼 = 1 ( 10) x . y = y . x
( 교환법 칙 )
( 1 1 ) x + (y + z) = (x + y) + z
( 12) x(yz) = ( 깡)z
( 결합법 칙 )
( 13) x(y + z) = xy +
( 14) x + (yz) = (x + y)(x + y)
(9) x + Y = Y + x xz
( 15) x + xy = x
( 16) x + xy = x + Y
( 17) (x + y) = x . y
( 18) (x . y) = x + y
(분배 법 칙 )
(De Morgan의 법 칙 )
이와 같이 간소화된 식은 회로로 실현할 때 원래 의 식 에 비 하여 게 이 트 수가 절약될 뿐만 아니 라 전따지 연시간이 짧아지 기 때문에 더 높은 주파수에서 동작을 할 수 있다.
A Z
그펌 2 . 1
허험 02 1 B∞lean Algebra 및 논리 회로의
•
=
부울식으로부터 논리회로의 실현
간소화
((A’ + B) C) + D
.
2 . 1 .2
부울씩의 표준형 모든 논리함수는 곱의 합(Sum Of Product， SOP) 형 태 나 합의 곱(Produèt Of Sum， POS) 형 태로 표시할 수 있다. 곱의 합 형 태 로 표현되는 경우 어 떤 항이 입 력 변수를 부 정 형 이든 아니든 한번씩 만 모두 포함하고 있으면 이를 최소항(minterm) 이 라 한다. 그 리고 합의 곱 형 태로 표현되는 경 우 어 떤 항이 입 력 변수를 부정 형 이든 아니든 한번씩 만 모두 포함하고 있으면 이를 최대항(maxterm) 이 라 한다.
|
� 버;
입력 변수 ABC 0 0 0 O. 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1
출력 변수 X
초l소할필| 초|소항 기호 Ä' B'ξ Ä' S'C 똥펼뜸 A. B . C A. B. C A' B ' C
-;;:: 홈? 한
A' B' C
최대항표시
최E띔-호
I
마7
위 의 예와 같이 입 력 변수가 3 개 인 경 우 출력 X를 최소항의 합， 즉 논리곱의 합으로 표현한다면， x = F(A， B， 디 = A . B . C + A . B . C + A . B . C = m} + m3 + m6 =l:( 1 ，3，6) 또 출력 X를 최 대항의 곱， 즉 논리합의 곱으로 표현한다면， X=
F(A， B， C) = (A + B + C)(A + B + C) (A + B + C)(A + B + C) (A + B + 디 = Mo + M2 + M4 + Ms + M7 = 11(0，2，4，5，7)
와 같다.
힐험 02 1 B∞lean Algeb떠 및 논리 회로의
간쇄
-
사용장버 및 재료 구볼
명청
규격
Br잃d
허험 징비
Board Oscillos∞pe Functiα， Gene염tα Digital Multimeter power
허험 빼료
Supply
2-input 아I.JD gate 2-input OR gate NOT gate 2-input NOR gate 2-input N，얘D gate 2-in띠 XOR gate 3-input AND 명Ite R엉stα
7408 7432 7404 7402 7400 7486 741 1 4.7k
도D
수황
1대 1대 1대 1대 1개 3개 3개 3개 3개 3개 1개 1개 1개 1개
Prelab 가. XOR 게 이 트의 동작은 부울식 Y
=
AB’ + A’B로 표현할 수 있다. 여 기 에 De
Morgan의 법 칙을 적용하여， Y’에 대한 부울식을 minterm 의 합과" maxterm의 곱 형 태 로 구하시오. 또 회로도를 그리시오 나. 다음 식을 NOR 게 이트만을 이 용하여 설계하고 그 회로도를 그리시오(필요하다면， NOT 게 이 트도 이용 가능).
|Y
=
A(B + CD)I
마. 1 개의 2-input NOR 게 이 트와 1 개의 2-input NAND 게 이 트 각각에 대해서 invert er처 럼 사용할 수 있는 방법을 두 가지 들어 보시요 라‘ 2 개 의 NAND 게 이 트 혹은 3개의 NOR 게 이 트를 이용해서 때D 게 이 트의 동작을 하도록 회로도를 그리 시 오. 마. 다음 식 에 대한 진 리 표를 만들고， 간략화 한 후 회로로 구성하시오.
|Y 톰-
=
AB + ABC + ÃB + ABC
일험 02 1 Boolean 예gebra 및 논리 회로의
I
간소화
nu Fν R〕 A〔 Y
그훨 2，2
•
복잡하게 구성된 논리 회로
바. 그림 2.2의 회로를 inverter， 3-input AND 게 이 트， 2-input OR 게 이 트만을 사용하는 가장 간단한 회로로 구성하시오 사. 그림 2.2의 회로를 inverter， 2-input AND 게 이 트， 2-input OR 게 이 트만을 사용하는
가장 간단한 회로로 구성하시 오
Lab 가 4 가의 회로를 구성하고 그 동작을 확인하시오 나'， 4 나의 회로를 구성하고 그 동작을 확인하시오 다'， 4 다의 회로를 구성하고 그 동작을 확인하시오. 두 가지 방법 에 대 해 서 각각의 지 연
시간을 측정하시오 필요하면 출력 에 다른 게 이 트를 연결하여 부하{load)로 사용하 시오 라� 4 라의 회로를 구성하고 그 동작을 확인하시오 마� 4 마의 회로를 구성하고 실험을 통해서 진리표와 같이 동작함을 확인하시오 바'， 4 바의 회로를 구현하고 critical path delay를 측정하시 오 사� 4 사의 회로를 구현하고 critical path delay를 측정하시 오
토론 및 고찰 사항 가'， 5 다의 실 험 에 서 지 연 시 간의 차이 에 대 해 논하시오
실험 02 I Boolean Algebra 및 논리 회로의
간싶i
I
나'. 5 바와 5 사의 실험에서， critical path delay의 차이 에 대 해 논하시오.
다. 기 타 실험 내용 및 결과에 대 해 특이 사항， 발견한 사항i 의문 사항， 개선점 동에 대 해 언급하시오.
참고Ãt.료 1 . Randy H. Katz and Gaetano Boriello， Contemporary Logic Design， 2nd ed.， Prentice-Hall， 2005.
…--…l
허험 02 1 Boolean 왜gebra 및 논2.1 회로의
간쇄
K- map， Multi- Ievel， Multi-output Logic 실험 0 1 목적 02 이론 03 사용 장비 및 재료 04
Prelab
05
Lab
06 토론 및 고찰 사항
논/리/셜/계/
및
/실/협
K.，. map， Multi- Ievel， Multi-output Logic 실험 도�-f ..，
•
.，
복잡하게 표현된 부울대수식을 K-map을 통해 간단히 하는 법 과 Multi-level 로직 인 AOI를 이용하여 Multi-output logic을 설계해보고 AOI의 특성 에 대 해 배운다.
-‘
이론 이 번 실 험 에 서 는 부울대 수의 기 본형 식 인 정 준형 � ( Canonical form) 과 표준형 식 (Standard form) 에 대해서 살며본다. 그리고 부울함수의 간략회를 위한 대표적 인 방법 에는 K-map(Karnaugh map)， 뀐-맥 클러스키 방법 (Quine-McCluskey method) 이 있 으나 이 번 실 험 에 는 K-map 을 통해 부울함수를 간략화하는 법 을 배 운다. 그 리 고 NAND 게 이 트와 NOR 게 이 트의 일반성 에 대 해 서 배운다.
2.1
I
정훈형식과 표훈형식 부울함수는 정준형 식 과 표준형 식 으로 표현할 수 있다. 정준형 식(Canonical form)은 부 울함수의 항이 최소항의 합(sum of minterm) 또는 최대항의 곱(product of maxterm) 의 형 태 로 표현된 부울함수를 말한다. 표준형 식 ( Standard form) 에 서 는 함수의 각 항이 곱의 합(SOP: Sum of Product) 이 나 합의 곱(POS: Product of Sum) 의 형 태 로 표현된 다. 이 번 실험 에서는 표준형 식을 사용하므로 표준형 식 에 대해서 알아보자. 표준형 식 에는 곱의 합과 합의 곱의 두 가지 가 있으며， 여 기 서 곱은 AND를 의미하 고 합은 OR을 의 미 한다. 예를 들어 다음의 함수 F l은 곱의 합의 형태를 나타내고， F2는
일혐 03 1 K-map， Mul싸level， M내ti-output Logic 실험
}빼l
합의 곱의 형 태를 나타낸다. FI F2
=
=
x’yz’ + x’yz + xyz’
(x’ + y + z’)(x’ + y’ + z’)
부울함수가 위 의 두 가지 의 어느 형 식 에도 포함되 지 않은 경우도 있지 만 부울대수 의 공리 나 정 리를 사용하여 쉽 게 표준형 식 으로 변형할 수 있다. 예를 들어 F3
=
(AB + CD) (A’B’ + C’D’)
는 분배 법 칙을 이 용하여 팔호를 제 거 하면 다음과 같이 표준형 식으로 바꿀 수 있다. F3
=
A’B’CD + ABC’ D’
2.2 I K-map K-map은 부울함수의 진리표를 그림으로 표현하는 방법 이다. 이 방법은 적은 수의 변수들 을 가진 부울함수를 간략화 시 키는 데 편리하다. 랩 은 n개의 2 진 변수들에 대한 모든 조합 들을 나타내는 사각형들의 배열로 이루어진다. 즉 변수의 수를 n 이 라 하면 K-map은 20 개 의 셀 (cell) 을 가지게 되며， 이 셀들은 20 개의 최소항{최대항) 의 각각과 대웅된다.
2.2.1
κn빼을 통한 간략화 그림 3 . 1 은 4개의 사각형으로 되 어 있는 2 변수에 대 한 K-map을 나타낸다. 이는 2 변수 에 해당하는 K-map을 나타내는 그림 이다. 예제를 하나 살펴보자. Fl
=
XY’ + x’y + xy를 K-map을 통해 간략화 해보자. 그림 3. 2 는 F l 의 K-map 이다.
그러 므로 K-map을 통하여 Fl
=
X
+
Y로 간략화할 수 었다.
x xγ
xγ
xγ
xγ
그림 3 . 1
•
K-map.
허혐 03 1 K-map， M빠|밍eL M빠
‘
j
x
x
x’ y + xy
xy T ---' ，
T ---' ， -
---
xy
I
__
’ |
I
LI
__
xy ’ + xy
xy
그림 3.2
2.2.2
= Y
•
， ， L'
= X
K-map을 통한 간략화 과정
K-map을 통한 간략화 (Don' t core를 포함한 경위 F2
=
w’xγz + wx'y’z’ + wxγz + wxy’z’ 와 같은 부울 식 이 있다. 이 때 w’xy’z， wxy’z
가 don’t care 라면 don’t care 가 있는 항은 X 로 표시 하고 그림 3.3과 같이 묶을 수 있다. 그러므로 F2
=
찌r’ + y’ z 로 간략화 될 수 있다.
2.3 I NAND 게이트 및 NOR 게이트의 일반성 부울 함수는 AND 연산자， OR 연산자， NOT 연산자가 포함된 부울식으로 표현된다. 따 라서 부울식으로 표현된 AND 게 이 트， OR 게 이 트， NOT 게 이 트를 사용하여 직 접 적 으 로 구현할 수 있다. 그런데 AND， OR， NOT 연산자로 표현된 부울식은 드모르간의 법 칙 을 사용하여 NAND 또는 NOR 연산만을 포함한 형 태 로 변형할 수 있으며 ， 변 형 된 부울 식 에 따라 NAND 게 이 트만을 사용하거 나 NOR 게 이 트만을 사용하여 회 로를 구성할 수 있다. 예로 다음 곱의 합(SOP) 형 태 로 주어 진 표준형 부울식을 드모르간의 법 칙을 사용하여 변형 시 켜 보자.
wx
wx y
y
1- - - - -
X
X
X
---- ----
그힘 3.3
•
L
_
: x
- - - -l
--二 그
Don' t care를 포함한 경우
월험 03 1 ιmap， M내ti-Ievel， M미ti-output Logic
실험
F=A.B+B.C+A.C = ((A . B + B . C + A . C)’)’ =
((A ' B)’ . (B ' C)’ . (B ' C)’)’
이 두 회로를 살펴 보면 그림 3 .4 (b) 회로는 NAND 게이트 한 종류만을 사용하고 있 다. 두 회로를 비 교하여 보면 4개의 게 이 트를 사용하였으나 이를 구현하는 트랜지스터 의 수는 CMOS 구현의 경우 그림 3.4 (a) 회로는 26개의 트랜지스터 가 사용되 었고 그림 3.4 (b) 회 로의 경 우는 18개의 트랜지스터가 사용되 었다. 그리고 회로의 전달지 연도 그림 3 .4 (a) 는 5.2 임 에 반하여 그림 3 .4 (b) 의 회로는 3.2 로서 전반적으로 NAND 게 이 트로만 구현된 그림 3.4 (b) 의 회로가 AND 게이트와 OR 게 이 트로 구현된 그림 3.4 (a) 의 회로보다 우수함을 알 수 있다. 앞의 예에서는 부울식을 변형하여 NAND 또는 NOR 만을 사용한 회로를 얻 었으나， AND OR， NOT퉁이 사용된 회로가 주어 지 면 이 회로를 부울식을 대수적 인 방법 에 의 하지 않고 직 접 NAND 또는 NOR 만을 사용한 회로로 변형할 수 었다. AND 게이트의 변환은 NOT게이트를 두 개 직 렬 연결하면 버 퍼 가 되는 사실을 이용한다. 그림 3 .5처 럼 AND 게 이 트의 출력 에 두 개 의 NOT 게 이 트를 연결시 킨 다음 AND 게이트와 NOT 게 이 트 하나를 NAND게 이 트로 취급하여 드모르간의 법 칙을 적용시 키 면 NAND 게이트 는 입 력 에 인버 터 가 연결된 OR 게 이 트로 변한다. 이 OR 게 이 트는 출력 의 인버터와 결 합하여 NOR 게 이 트가 된다 그림 에서 입 력 의 동그라미 는 NOT 게 이 트를 의 미 한다. OR 게 이트의 변환도 마찬가지로 그림 3.6 처 렴 두 개 의 NOT 게 이 트를 출력 에 연결 시 킨 다음 OR 게 이 트 하나를 NOR 게 이 트로 취급하여 NOR 게 이 트에 대하여 드모르 간의 법 칙 을 적용한다. NOR 게 이트에 드모르간의 법 칙 을 적용하면 NOR 게 이 트는 입
F
=
AB + BC + AC
F
=
=
(b)
(a) •
((AB)’ (BC)’(AC)’)’ AB + BC + AC
전달지언 3.2 트랜지스터 수 = 18
전달지연 = 5.2 트랜지스터 수 26
그뭘 3.4
=
F
=
AB + BC + AC의 두 가지 구현
해혐 03 I K-map， Mu따level， M미ti-ωtput Logic 실험
각느)-
=
= 그뭘 3.5
•
AND 게이트의 변환.
훈)- = =
그二}--[>←
-
맺=←---{>
=
그뭘 3.6
척二)-•
=
OR 게이트의 변환.
력 에 인 버 터 가 연결된 AND 게 이 트로 변한다. 이 AND 게 이 트는 출력의 인버터와 결합 하여 NAND 게 이 트를 이 룬다. 위 의 변화를 잘 살며보면 AND 게 이 트의 변환은 OR 게 이 트로 바문 다음 모든 입 력 과 출력 에 동그라미를 붙이 면 되고， OR 게 이 트의 변환은 AND 게 이 트로 바문 다음 모 든 입출력 에 동그라미를 붙이 면 된다는 것을 알 수 있다. 이 사실을 사용하면 기 계적으 로 게 이 트 형태를 바꿀 수 있다. 앞의 예에서는 2 입 력 AND， OR 게 이 트의 변환을 살펴보았는데 입 력 이 여 러 개 인 경 우도 통일한 방법을 적용하여 변환할 수 있다. 그림 3 . 7(a) 회로의 게 이 트 1， 4가 OR 게이트이다. 이 두 OR 게 이 트를 AND로 바문 다음 모든 입출력 에 동그라미를 붙인다. NAND와 NOT 게 이 트로 변환한다. 변환한 뒤 AND 게 이트 2의 출력 에 NOT 게 이 트가 없으므로 AND 게 이 트 2의 출력 에 두 개 의 NOT 게 이 트를 삽입한다. 그 림 3 . 7(b)가 여 기 까지 의 결 과를 나타내고 있다. 다음 AND 게 이 트의 출력 에 NOT 게 이 트나 동그라미가 연 결 되 어 있으면 이 를 합하 여 하나의 NAND 게 이 트로 바문다. 입 력 에 연결된 동그라미는 모두 NOT 게 이 트로 바 문다. 그림 3 .7(c)는 NAND 게 이트로의 변환이 완료된 회로이다. 그림 3 . 8(a)는 그림 3 . 7(a)와 통일한 회로이다. 이 회로의 게 이 트 2와 게 이 트 3 이 AND 게 이 트이 다. 이 두 AND 게 이 트를 OR 게 이 트로 바푼 다음 모든 입출력 에 통그라
허험 03 I K-map. Mul까level. Mul까ωtput Logic
실험
ll빼I·
(a)
(b)
(c)
그힘 3.7 . NAND 게이트로의 변환.
미를 붙인다. 이 렇게 변환한 뒤 OR 게 이트 4의 출력에 두 개 의 NOT 게이트를 삽입한 다. 그림 3.8(b) 가 여 기까지 의 결과를 나타내고 있다. 다음 OR 게이트의 출력 에 NOR 게 이 트나 동그라미 가 연 결 되 어 있으면 이를 합하여 하나의 NOR 게이트로 바문다. 입 력 에 연결된 동그라미는 모두 NOT 게 이 트로 바문다. 그림 3.8(c)는 NOR 게이트로의 변환이 완료된 회로이다. 지 금까지 의 내용을 살펴 보면 어 떠한 부울 함수든지 NAND 게 이트나 NOR 게이트 한 종류만을 사용하여 구현할 수 있음을 알 수 있는데， NAND 게이트나 NOR 게이트의 일반성 이 란 이를 두고 하는 말이다.
2.4 I AOI Block AOI는 AND-OR-Invert의 약자로 그림 3.9(a)와 같이 첫 번째 단은 AND 게 이 트들로 구성 되 어 있고， 두 번째 단은 OR 게 이 트， 그리고 마지막 단은 NOT 게 이 트로 구성 되 어 었다. 그러나 CMOS 로 구현할 경우에는 이 형 게 여 러 단으로 구성하지 않고 간단히 하 나의 게 이 트로 구성할 수 있으며 ， 그림 3.9(b) 또는 3.9(c)와 같은 심볼을 사용한다. 그림 3.9의 AOI를 부울식으로 표현하면 다음과 같다.
Z= A ' B + C' D
허험 03 1 K-map， M내ti-Ievel， Multi-output Logic 실험 /
/
(a)
(b)
l'
그림 3.8
•
NOR 게이트로의 변환
A B Z
C D
a 훌〉← z � � + � z
(a)
(b) 그림 3.9
•
(c)
AOI Block
AOI의 부울식을 이용하여 XOR 게 이 트를 AOI를 이용하여 구현할 수 있다. 다음 부 울 식을 살펴보면 XOR 게 이 트가 AOI 로 표현될 수 있음을 알 수 있다. 그림 3. 10은 AOI를 이용하여 XOR 게 이 트를 구현한 것 이 다.
A BB A
+
Z
그훨 3.1 0 . AOI를 이용한 XOR 게이트 구현
허험 03 I K-map， Multi-Ievel， M내i-ωtput Logic
실험
사용 장버 및 재료 구붙
규격
명칭
Digi원I Multimeter 실험 장비
Bread- α)8f'd
Q엇IIosc찌)e power su뼈y 얹끼야용r
7404 7408 7400 7432 7451
NOT gate 2-i따Jt AND 따e 2-inαJt NAND gate 2-input OR gate
A(꺼 양씌e 실험 재료
도D 3-inαJt AND gate 3-inαJt N이깃 g헤e 4-input AND 양쩌e 4-inαJt NOR gate R않앙α Wire
741 1 7427 7421 7425 330 0 0.3""0. 5 mm
Sing농PoI&Sir멍암까vαN 잉ide 빼ch
S연T 잉빼 SIW
수랑
1대 1대 1대 1대 1개 3개 2개 2개 2개 2개 5개 3개 2개 2개 3개 5개 1 m 1개
Prelab 4.1 . K-map율 톨한 E받화 가 다음에 주어 진 부울함수를 K-map을 통해서 간략화하여 곱의 합과 합의 곱으로 표 현하시오(풀이과정 포함) . •
( a + b . c ) + d . (a . b . c + a ' b)
•
(d + b ' c )(c ' d + (a + c) . (c + d)) . (b + c )
•
(w ' y) . (w + Y + z) • (w + x + y )
나. ‘3. 사용장비 및 재료’에 있는 TTL l패 키 지 의 핀 배 치도를 그리시오 다. 그림 3. 1 1 억 회로를 AOI 게 이 트만을 사용해 재 설계하시 오
4.2 . 용 bit ∞mparator 3-bit comparator(그림 3.12)의 동작은 다음과 같다.
l
훌l
혈험 03 I K-rnap， M비ti-I잉el， 빠Iti-삐삐 Logic
실험
ι
A B
F
그힘 3.1 1
•
2-input 1-output logic
•
A의 MSB는 A2이고 LSB는 A。 이 다. B도 동일하다.
•
A와 B는 unsigned 수이다.
•
� = 1 과 B2
=
0은 수 A가 수 B보다 더 크다는 것을 의 미 한다.
•
A2
0과 B2
=
l 은 수 A가 수 B보다 더 작다는 것을 의 미 한다.
•
만일 A2 = B2이 면 다음의 아래 자리 비 트(Al' B 1)를 두 개 의 비 트가 같지 않을 때까
=
지 조사해 보아야 한다. •
A가 B보다 큰 수이 면 F。는 1 이 되고 아닌 경우에는 0 이 된다.
•
A와 B 가 같으면 F l 는 1 이 되고 아닌 경 우에는 0 이 된다.
•
A가 B보다 작은 수이 면 F2는 1 이 되 고 아닌 경 우에는 0 이 된다.
자 이와 같은 3-bit comparator를 NOτ AND， OR 게 이 트를 사용하여 (3-input AND gate， 4-input AND gate， 4-input NOR gate도 사용 가농) 설계하고 그 회 로도를 gate-level로 그리시오( 게 이 트의 수를 최 대한 줄여 서 설계할 것).
나. 위의 3-bit comparator를 AOI 게 이 트도 추가로 사용하여 설계하고 그 회 로도를 gate-level로 그리 시오( 게 이트의 수를 최 대 한 줄여서 설계할 것).
4.3 I Pulse Shaper Circuit 가. 그림 3. 1 3 의 pulse shaper 회로에서 모든 게 이 트들은 propagation delay가 10으로 comparator
AO A1
A2 80 81 82
녁 __J
그뭘 3 . 1 2
•
A =8
r-뉴-
A 8
FO F1 F2
3-bit comparator block diagram
해험 03 1 K-map， Muni-level， M내ti-out뻐t Logic
실험
50
1 50
100
A B C D
Vcc B
Open " Switch '\
그림 3 . 1 3
•
Pulse shaper circuit
동일하다고 가정한다. 닫척 있던 스위치 가 시 간 40에서 열린다고 할 때 아래의 tim ing diagram에서 나머 지를 채우시 오
Lab 5.1 . K-map율 톨한 간략화 가'. 4. 1 가에 있는 다음 부울함수를 그대로 TTL IC를 이용해 구성하고 그 결과값을 LED 를 통해 확인하시오(단， LED가 켜 질 때 1 ， LED:가 꺼 질 때 이. d.
•
(a + b . c )
•
(w . y) . (w + Y + 깅 . (w + x + y )
+
( a . b . c + a . b)
나. 위 의 부울함수를 K-map을 통해 간략화한 것을 TTL IC를 이용해 구성하고 그 결과 값을 LED를 통해 확인하시오(단， LED가 켜 질 때 I ， LED가 꺼 질 때 0).
다. 두 회로의 결과가 통일한 값을 가지는지 확인하시오
5.2 '1 용bit ∞mparator 7h 4.2 가의 3-bit comparator 출력 Fp F2， F3을 LED를 통해서 확인하시오.
허험 03 I K-rnap. Multi-Ievel. Multi-output Logic 실험
나'. 4. 2 나의 3-bit comparator 출력 F l ' F2， F3을 LED를 통해서 확인하시오
다. 두 회 로의 결과가 동일한 값을 가지는지 확인하시오
5.3 I Pulse Shaper Circuit 가'. 4. 3 가의 pulse shaper 회로를 구성하시오. 이 때 스위 치 는 열고， Vcc는 5 V로 구성을 한 후 오실로스코프를 이 용하여 파형을 확인하시오.
나. 스위 치를 닫고 오실로스코프를 이용하여 파형을 확인하시오
‘ 유의사항 •
TTL chip을 사용할 시 에 GND와 Vcc가 연결되 었는지 확인하시오 Vcc에는 5 V 전 원을 연결하시오.
•
Bread board 에서 공간이 부족할 시 에는 두 개의 bread board를 연결하여 사용하시오
토론 및 고찰 6.1 . K-map률 톨한 간략화 가'. K-map을 통한 간략화 실 험 에 서 나옹 결과를 작성하시오.
6.2 I 용bit ∞mparator 가'. 3-bit comparator의 실험에서 나온 결과를 작성하시오
6.3 . Pulse shaper circuit 가� Pulse shaper circuit 실험에서 측정한 파형을 그리시오. 나'. P버se shaper circuit 실험 에서 측정한 파형 이 나오는 이유를 설명하시 오
6.4 . 기타 실험 내 용 및 결과에 대 해 특 이 사항， 발견한 사항， 의문 사항， 개 선점 풍에 대 해 언급하 시오.
삼험 03 1 싸map. M내ti-I밍el. M비ti-output Logic
실험
l
참고자료 1 . Randy H. Katz and Gaetano Boriello， Contemporary Logic Design， 2nd ed.， Prentice-Hall， 2005.
2. 강민섭 ， 디지틸 논리회로 절계， 도서출판 상조샤 3. 김규철， lntroduction to Logic Circuits， 도서출판 그린.
，톨-
혈혐 03 1 싸rnap. Mul까level. Multi-o때
PLD， Steering Logic 실험 01 목적 02 0 1론 03 사용 장비 및 재료 04
Prelab
05
Lab
06 토론 및 고힐 사 항
논/리/엄/째/
및
/실/협
PLD， Steering Logic 실험
보처 .，
•
-，
PLD에는 PLA， PAL， CPLD 등과 같은 다양한 종류의 디 바이스들이 있다. 이 번 실 험 에서는 PLD 중에서 비 교적 다루기 쉬 운 SPLD를 통해 프로그래머블한 디 바이 스의 사용법을 익 히 고 steering logic의 이 해를 돕기 위해 실습한다.
이론 SPLD에 이용되는 파일의 생 성 법과 그 생 성 된 파일을 통해 SPLD의 회로를 구성 하는 법을 배우고， steering logic 에 대 해 배운다.
2.1 . PLD의 훌류와 특징 PLD는 사용자가 필요로 하는 논리 기능을 직 접 program 하여 사용할 수 있는 IC를 말 한다. PLD에는 다음과 같은 종류가 었다. 가'. PROM(Promgrammable Read Only Memory) 한 개 의 디 코더 (AND 배 열부분)와 메모리셀 (memory cell)의 이 차원 배 열(OR 배 열)로 이루어 져 있다. 나'. PLA(Programmable Logic Array) PLA는 AND 배 열과 OR 배 열의 두 구조로 나누어 지는데 PROM과 달리 AND 배 열 은 입 력 에 관한 어 떤 논리곱을 표현할 있고， OR 배 열은 앞에서 구현된 논리곱들의 논리 합을 구현할 수 있다. 이는 SOP(Sum of Product) 구현에 잘 맞는 구조이 다. 그러나 이 구조는 두 개의 배 열을 통해서 신호가 전달되므로 delay를 가지는 단점을 가지고 있다.
일혐 04 I PLD， Steering Logic 실험
다'. PAL(Programmable Array Logic) PAL은 PLA의 구조와 비 슷하게 이루어 져 있다. 그러나 PAL은 AND 배 열은 사용자 가 프로그램할 수 있고， OR 배 열은 고정 되 어 있다. 때문에 생산 비용이 비교적 적 게 들 고， 속도가 빠른 편 이 다. 라'. SPLD(Simple Programmable Lo'gic Device) CPLD에 대 비 되는 용어로 PAL과 같은 간단한 PLD를 말한다. 마� CPLD( Complex Programmable Logic Device)
CPLD는 Altera 사에서 상업용으로 제품화하여 사용하기 시 작한 것으로， 여 러 개의 SPLD 집 적 하고 있으며 이들을 PIA(programmable interconnect array)로 연결한 형태 를 갖고 있다.
øh FPGA(Field Programmable Gate Array) FPGA는 일반적으로 CPLD보다 더 복잡한 형 태를 갖는 device로서 programmable logic module 의 배 열을 갖고 있으며 이들을 programmable interconnect channel로 연 결하는 형 태를 갖는다. Logic mod버e들을 단순한 switch matrÏx 형 태 의 PIA와 달리 다 양한 형 태 의 여 러 interconnect segment를 사용하여 연결하게 되므로 내부 연결 길이 와 라우팅 딜 레 이 가 다르게 되어 타이 밍 예측이 상대 적으로 어 렵 고 논리 소자의 성능 또한 CPLD 구조에 비해 떨 어 질 수 있다. 그러나 다양한 회로를 효율적으로 구현할 수 있고， 용량이 커 서 복잡하고 큰 회로를 구현하는 데 사용된다.
2.2 I Atmel ATF22V10B 이 번 실 험 에 서 사용하게 될 Atmel SPLD 인 ATF 2 2 V I OB 에 대 해 알아보 겠다. ATF22V lOB는 100번까지 지 웠다 쓸 수 있는 SPLD이 다.
DIP/SOIC CLK/IN
VCC 1/0
IN IN IN GND
그뭘 4.1
혈혈 04 I PLD， Steering Logic
실험
•
Atmel ATF22V108 핀 배치도
ATF22VlOB의 핀 배 치 도는 그림 4. 1 과 같다. 입 력단으로 사용되는 부분은 1 '" 1 3 번 핀 이 고 출력단으로 사용되는 부분은 14"'23 번 핀이다. 1 번 핀은 SPLD에 구성 된 로직 에 서 클럭 이 필요할 시 에 클럭을 연결하는 핀이다. 그리고 Vcc에는 5 V의 전압을 연결해 주어 야 정상적으로 동작하게 된다.
2.3 I Atmel - WinCUPL 사용법 이 번 실험은 Atmel에서 나온 SPLD를 이용하도록 한다. Atmel에 서는 WinCUPL 이 라 는 프로그램을 통해 우리 가 원하는 로직을 j edec 파일 형 태 로 변환시 켜주게 된다. 이 따 일을 universal programmer를 통해 다운로드하면 SPLD에 원하는 로직 이 구현된다. 먼 저 WinCUPL을 PC에서 실행시 키 면 다음과 같은 창이 푼다.
새 프로젝트를 다음과 같이 만든다. (New → Project>
허험 04 I PLD， Steering Logic
실험
새 프로책트를 만들게 되 면 다음과 같은 창이 픈다.
각각 알맞게 채워 놓은 뒤 OK를 클릭한다.
구현하고자 효}는 logic 의 입 력 개수를 적 어준다.
구현하그찌 하는 logic 의 출력 개수를 적 어 준다.
Pinnode의 개수를 묻는 창이 다. 무시 해도 된다.
허혈 04 1
PlD，
얹eering Logic 실험
I… ; 。o ， %001-0‘-03 ; 01 ; ; .... ‘ .... .. Lop.eI>oWtl‘...， ’ •• ‘ . ， ; 'riR“A ‘ ................ 1.’UT PII'S •••••••••••••••••••••， • ι ''"' • J '" ; ，.
"/ ./ "'1
••••••••••••••• OUT’t1T ’1•• •••••••••••••••••••••， . ; /. . ‘ '" I '"
": '" ，，'
••
위와 같은 창이 픈다. 이 제 로직을 구현하면 된다. 예제로 합성 되는 AND， OR， N_AND 게 이 트를 구현해 보자. / * *************** INPUT PINS *********************/
PIN 2
=
AO;
PIN 3
=
A l;
PIN 4
=
BO;
PIN 5
=
Bl;
PIN 6 = CO; PIN 7 = C l ; / * *************** OUTPUT PINS *********************/
PIN 21
=
A2;
PIN 22
=
B2;
PIN 23
=
C2;
/ * Logic */
A2
=
AO & Al ;
/ * AND gate */
B2
=
BO # Bl;
/ * OR gate */
C2
=
!(CO & Cl);
/ * NAND gate */
허혈 04 1 PlD， 얹'eering Lc잉℃
실험
먼저 각 PIN 에 해당하는 번호와 변수를 선언한다. 그런 다음 PIN 에 할당된 변수를 이용하여 logic을 구현하도록 한다. WinCUPL에서 사용하는 operator들은 다음과 같이 나눠진다. & (and)，
#
(or)， !
(not) 을 나타낸다. 물론 괄호를 이용할 수 있다. WinCUPL에 사용되는 언 어 의 자세한 내용은 Atmel-WinCUPL의 USER’ S MAN UAL을 참고하기 바란다. 이와 같이 프로그램을 싼 후 다운로드 할 디 바이 스 정보를 넣기 위해 다음과 같이 한 다. (Options → Devices)
1- •-1 •…‘
..... - OUTPUI PINlJ .- ...." ..... .... .... -.-."' ...''' .. ，
1M
. .... Z1
111
22
.. B2;
IN
23
.. CZ.
‘2;
Lvlo(ic ../ . ..0 ‘ J.J.; '" λllD l1at.. ../
위와 같이 하면 다음과 같이 디 바이 스를 선택하는 창이 나옹다.
나 團
일혐 04 I PLD， Stæring Logic 실험
이 번 실험에서 사용될 디 바이 스는 ATF22VI0B 이 므로 ATF22VI0B를 선 돼 한다.
선태을 하면 왼쪽 아래에 Device Mnemonic이 라는 부분이 g22vl0으로 바뀌 게 된다. 이 것을 복사한 후에 아래와 같이 Device 에 g22vlO을 써 준다.
.
... -. ... - . • ... . . ... . . ... . ... 111’IJt P IM’ ..........-
... ...... ..... OUTPUT PI.S 21 • .l..2 ;: 2:2
• 12:;
Z3
• CZ;
.
.
.
.
.
. .
. /
.. Lo�c: *， . .. 0 “1; /* AlID lJ.t. *'
이 제 compile option을 선태한다. (Options → Compiler)
월혈 04 I PLD. Steering Logic 실험
- 률-
J
..... .............. 1.’U1 )1119 z • ‘0， 3 • “; ，. ‘
• •Q; . • 1;
‘ 7
. CO; • c‘;
. ... . . ... . .
/
................. ........ ... OfJ1)t1t ’I8‘ ....... ..... ........-.•••-••， z‘ ‘z，
.， :
u
• ••
z3
• CZ;
Loq1.c .， - ‘。 ‘ J..l ;
... .UrD 9at40 . ，
허험 04 1 PLD， Stæ끼ng Lc잉ic
실험
-
r‘-
위와 같이 선 택 되 어 있는지 확인한 후 OK를 누른다. Compile하는 방법은 다음과 같다. Tool 에 있는 아이콘 중에 Device Dependent Compile을 누른다.
�
... ... ...，. .. . .. . ... ... .... ... .. ... ‘.. .. ... .._ ... .
....... ... ""."............. .. .. IlJPUT PIJiI'S 2 3
• .1.0 ， • “;
‘ ‘
. 10， . 11，
‘ 7
CO， • C1，
OUTPUT PllfS
zl
，
" .........，
• ‘1. ，
%2
• •Z ;
23
• C2，
Device Dependent Compile을 누르게 되 면 다음과 같이 Compile Status를 나타내는 창이 나타나게 된다.
지금까지 하게 되 면 universal programmer 에서 다운로드에 필요한 jedec 파일이 생 성 된다.
빼
04 1 PlD. Stee빼 Logic 실험
... ，....‘.- . . - .. .-.. . -. ... -• ... ... ... .. ... ... .. . 3
. ‘0; • ‘1;
‘ ‘
. •0; . • 1;
‘ 1
. CO; • C1;
- . 1‘’UT 1'188 . -
.
.
，
.............................. OUT’UT ’1115 ‘%; t‘ 2Z
• • t;
23
CZ;
，
이 제 universal programmer를 이용해서 다운로드하는 법을 설 명한다.
우리 가 사용하게 될 universal programmer는 ALL- l l 이 다. 프로그램으로는 Waccess를 이용하게 된다. Waccess를 실행하면 다음과 같은 창이 푼다.
석험 04 I PLD， Steering Logic
실험
먼저 디 바이 스를 설 정 해준다. 방법은 다음과 같다.
위 와 같은 화면에서 태두리를 둘러 표시한 아이콘을 클릭하면 디음과 같은 Manufacture List가 나온다.
. .한 . ..삐흩: • • 뻐1휩 • 훌훌
•
.'If T
. tAUlC흩 . L훌 ...... • UII홉IMRT . L뭘야X . .... • 삐I\T훌훌m‘ • •훌g했 • ••훌l
우리 가 사용해야 할 SPLD는 ATMEL이므로 ATMEL을 선택한 후 OK를 누른다.
삼험 04 1 p띠， Steering Logic 실험
ATF22LVl OC(UES) ATF22LV1 OCEXT ATF22LVl 아:Q ATF22LVl OCQ(UES) AT F22LVl OCQZ ATF22LVl OCQ긴UES) ATF22LV1 OCZ ATF22LVl
우리가 사용할 디 바이 스는 SPLD 이 고 ATF22VIOB-25PC 이므로 위와 같이 선태을 해준 후 Run을 누른다.
|←」ι;I 몇 초 경 과 후 위와 같은 창이 푼다. 이 제 WinCUPL에서 설계를 통해 얻은 jedec 파일올 load한다.
i뼈 04 I PLO， Stæring Logic 실험
해당 파일을 load한 후 Auto를 클릭한다.
|-ι Auto를 클릭하면 다음과 같은 창이 픈다.
해혐 04 I PlD， Stee때 L잉℃ 실혐
여 기 서 Run을 클릭하면 다운로드가 완료된다.
2.4 I Tri켠tate buffer Tri-state buffer(그림 4.2)는 출력 의 논리값은 0 이 나 l 로 고정시 키 지 않고 floating 시 킬 수 있는 제 어 신호를 가지고 있는 논리 소자이다. 아래 의 진리표에서 Z 상태는 floating 상태를 나타낸다. 이와 같은 tri-state 출력을 가지고 있는 논리소자들은 출력을 같이 묶 어 서 연결을 할 수 있다. 단， 출력 이 묶여 있는 논리 소자들은 한 개의 소자를 제외한 나 머 지 소자들은 모두 출력 이 “z" 상태 가 되 어 야 한다.
OE(Output enable)
훌력(F)
입 력 (A)
그림 4.2
•
Tri-state buffer OE
A X 0
0 0 0
0
허혐 04 1 PLD， Stæring Logic 실험 � '
、
F Z Z Z 0
끼
/
OE(Output enable)
훌력(F)
입 력 (A)
그힘 4.3
•
Tri-state buffer with active low enable
진리표를 통해 tri-state buffer의 동작을 분석 해보면
가'. OE(output enable) 이 l 인 경우 주어 진 입 력 이 그대로 출력으로 나간다.
나'. OE(output enable) 이 0인 경우 주어 진 입 력 에 상관없이 출력은 Z(high-impedance)로 유지 되 며， 이때 gate는 사실 상 출력 부분과 연결이 끊어 진 것과 같다.
*Active low enable: OE 대신에 OE가 붙어 있는 경우로 이 때는 OE가 0 인 경우 주어진 입 력 이 그대로 출력으로 나가고， OE가 1 인 경우 Z가 된다. 그림 4.3 에서 output enable 에 active low임을 뭇하는 bubble이 붙어 있음을 확인할 수 있다.
사용 장비 및 재료 규격
명청
구톨
D빙ital mu�ill1E커g Br잃d-α>ard
일험 장비
Power s‘때Iy PC Universal programmer
얹ripper
허험 체료
WinCUPLO I 설치된
PC A나-1 1 C2 or ALL-1 1 P3
2 : 4 Decoder with ena비e NOT gate Active Iow-enable tri-s넘te buffer LED
741 39 7404 741 25
PLD
ATF22V 1 0B-25PC 330 n 0.3"'0. 5 mm
R양stα Wire
수량
1대 1대 1대 1대 1대 1개 2개 1개 2개 1 2개 1개 1 2개 1 m
허험 04 I PLD， Stæring Logic 실험
가. 각각의 PLD의 장단점 에 대해 비교하시요 나'. 4 : 1 Multipl앓r， 1 : 4 Dem띠삼.plexer， 2 : 4 De∞der의 block diagram을 각각 그리시요 다'. 4 : 1 Multiplexer， 1 : 4 Demultiplexer， 2 : 4 Decoder의 진리표를 각각 그리시오 라� Decoder와 Demultiplexer의 차이 점 에 대해 서술하시오 마. 다음 TTL에 해당하는 때 키 지 의 핀 배 치 도를 그리시오 •
74125 (Active low-enable tri-state buffer)
•
74 139 (2 : 4 Decoder)
바'. BCD code와 Gray code의 차이 점 에 대 해 기술하시오 사� 2 : 4 Decoder와 tri-state buffer를 이용하여 그림 4. 4와 같은 4 : 1 Multiplexer 의 회 로도를 그리시오 그리고 4 : 1 Multiplexer 의 진리표를 그리시오
oh 2:4 Decoder(74139)를 이용하여 그림 4.5와 같은 3 : 8 Decoder를 구현하기 위한 회 로도를 그리시오 그리고 3 : 8 Decoder의 진리표를 그리시오
짜'. 4-bit GRAY code to BCD converter를 설계한다 (Gray code는 여 러 가지 가 있올 수 었으나 여 기 에서 는 교과서 [ 1 ] 에 있는 것올 사용하며， 0부터 9까지만 입 력된다고 가 정한다). 먼저 진리표를 작성하고 K-map을 통해 간략화 한 후 회로도를 구성하시오
nu
FO
3 : 8 decoder /
So Sl 그훨 4.4
빼
04 1 PLD， 얹æring 때℃
•
그힘 4.5
Multiplexer
실험
C
•
3:8 Decoder
O 1F「 6F「 3F「 5F「 4「「 7 F「 F「2「「
’l 끼/‘
”J ，‘ l”， nU
ll빼l
Prelab
〕
Lab
5.1
Steering logic
I
7t. 4 사에서 셜계한 4 : 1 Multiplexer를 구현하시오 Multiplexer의 출력은 LED를 통해 확인하시오. 진리표와 같은 값을 가지는지 확인하시요 나'. 4 아에서 설계한 3 : 8 Decoder 구현하시오 Decoder의 출력은 LED를 통해 확인하 시오 진리표와 같은 값을 가지는 지 확인하시오
5.2 I 야mel SPLD톨 이용한 PLD 실혐 가'. 4 아에서 설계한 3 : 8 Decoder를 WinCUPL so잠ware를 통해 기 술한 후 compile올 하여 얻은 파일을 이용하여 PLD를 굽는다. 구워 진 PLD가 진 리 표와 같이 동작하는 지 LED를 통해 확인한다. 나'. 4 자에서 설계한 Gray code to BCD converter 에 대 해서 3 : 8 Decoder와 통일하게 반복하시오
‘ 유의사항 •
TTL 741 39는 inverting decoder로서 decoder의 출력 이 invert되 어 나오므로 이 점 올 유의해서 사용하시 오
토론 및 고찰 사항
•
6.1
I
앉eering I잉ic 가'. 4 : 1 Multiplexer 실험 에 사용한 4 : 1 Multiplexer의 회로도를 그리고 LED를 통해 얻은 결과를 아래 표애 적으시오.
빼
04 I PLO， Stee때 Logic 실험
lhURu --nu-’”，-nu -’’ -nu -nu -nu -’l -’l -o ;l Ru τ， ;l l녕-(U -nv -nV -1-’’ ’--nu % -o -O9-T1 P-I1 1-6O9-6o -q킨 -oR-5oP-f 1-i1 -11-i1 0
|20
않Iect
Input
@빼t F。
-11
1
나'. 3 : 8 Decoder 실 험 에 사용한 3 : 8 Decoder의 회 로도를 그리고 LED를 통해 얻은 결과를 아래 표 에 적으시 오. Input 12
0 0 0 0
αJtput 10
0 0
Fo
F1
F2
F3
F4
F5
F6
F7
F4
F5
F6
F7
0 0
0 0
0 0
6.2 I Atmel SPLD톨 이용한 PLD 실험 가'. 3 : 8 Decoder 실 험 에 서 LED를 통해 얻은 결과를 아래 표에 적으시오 Input 12
0 0 0 0
outαn 10
0 0
Fo
F1
F2
F3
0 0
0 0
0 0
일혈 04 I PLO， Steering Logic 실험
C
�
나. Gray εode to BCD converter 실 험 에 서 LED를 통해 얻은 결과를 아래 표에 적으시오
0
0 0 0 0 0 0 0
Gray c여e
0 0 0 0
0 0 0 0
0 0
0
0 0
0
BCD
0
0
0 0
0
0 0
0
0
0
6.3 I 기타 실험 내용 및 결과에 대해 특이 사항， 발견한 사항， 의 문 사항， 개선점 둥에 대해 언급하 시오.
참고자료 1 . Randy H. Katz and Gaetano Boriello， Contemporary Logic Design， 2nd ed.， Prentice-Hall， 2005.
2. Atmel WinCUPL manual， http://atmel.com/dyn/products/tools.asp?family_id= 653. 3. ALL-l lA User s Manual， http://www.taiwan.hilosystems.de/pub/download/documentation/ manual/All1 1 a.pdf.
샘험 04 1 PLD， Steering Logic 실험
Latch/Flip-Flop 구현 01 목적 02 0 1론 03 사용 장비 및 재료 04
Prelab
05
Lab
06 토론 및 고찰 사항
\、
논/리/셜/계/
및
/ 셀 /험
Latch/Flip-Flop 구현
목적 •
디 지 털 논리 회로에서 기본적 인 저장 회로인 latch와 flip-flop의 동작 원리를 이 해 한다.
•
기본 gate를 이 용하여 RS latch， D flip-flop을 설계한다.
•
D flip-flop을 이용하여 JK flip-flop을 구현한다.
이론 2.1
I
RS latch
2.1.1 NOR RS 10뼈 NOR gate로 그림 5. 1 (a)와 같은 회로를 구현하면 RS latch가 된다. 이 회 로의 입 력 R및 S에 대한 출력 Q， Q’의 동작은 그림 5. 1 (b) 의 진 리 표와 같다. S 가 0이고 R이 l 이 면 출 력 Q는 O， Q’는 1 이 된다. 반면 S가 1 이고 R이 0 이 면 Q는 1， Q’는 0이 된다. 즉 S 가 l 일 때 출력 값이 1 이 되므로 S는 Set을 의 미 하고， 반대로 R은 Reset을 의 미 한다. Q’는 항상 Q의 보수값을 가지고 있어야 한다. S와 R이 둘 다 0이 면 Q 값은 바뀌 지 않는다. 즉 이 전 에 저장된 값이 그대로 유지 되는 저 장 장치 의 역할을 하게 된다. 반면 S와 R이 모두 I 이 면 Q 및 Q’가 모두 0이 된다. 이 경우 Q와 Q’는 항상 서 로 보수가 되 어 야 한다는 조건을 만족하지 못하게 되 어 이 회로의 동작이 불안정하게 될 수 있다. 따라서 S와 R이 둘 다 l 이 되 지 못하게 조심 해서 입 력을 인가하여 야 한다. 그림 5.2는 RS latch의 상태 변화를 나타내는 diagram 이 다. 초기 상태가 stateO라고 가정하고 S가 1， R이 0이 면 state2로 변하게 된다. StateO 에서 S 가 0， R이 1 이 면 state l 이
일험 05 1 l요tch/Flip-Flop 구현
R
Q
S
R
Q
0
0
h ol d
0
0 0
Q’
S
unstable (a)
(b) 그뭘 5 . 1
•
NOR gate를 사용한 RS latch
된다. 그림 에서 알 수 있듯이 state 0 인 상태 에서 S 와 R이 동시 에 0 이 면 state3가 된다. 그 상태 에 서 S와 R이 동시 에 0 이 나 l 이 면 다시 stateO인 상태로 돌아가게 된다. S와 R이 0으로 계속 유지 된다면 stateO와 state3 올 계속 반복하게 된다. 그러나 NOR gate 두 개 의 전 기 적 특성 이 완전히 같은 경우는 거 의 없기 때문에 사실상 state3에서 머물지 않고 statel 이나 state2 둘 중 하나로 바뀌 게 되고 어 느 상태로 가게 될지 예측할 수 없다. 이 런 경 우를 race condition 이 라고 하고 RS latch가 stateO로 가지 않게 하면 이 런 불안정 한 동작을 막올 수 있다. 즉 R과 S에 동시 에 1 이 되 지 않도록 하면 된다. SR
그뭘 5.2 허험 05 I Latch/Flip-Flop 구현
=
•
00.01
SR
SR
=
10
SR
=
01
NOR gate를 이용한 RS latch의
=
00.10
상태
변화도
R’
Q’
S’
R’
Q’
0
0
unstable
Q’
0
0
0
Q
S’
0
Q’
Q (a)
(b)
그휠 5.3
2. 1 .2
•
NAND
gate롤 사용한 RS latch
NAND RS Ia야1
그림 5.3 (a) 에서는 NAND gate로 R5 1atch를 구성하였다. 그림 5.3 (b) 에서 알 수 있듯 이 NOR gate를 사용한 경우와는 다르게 입 력 이 active low (R’， 5’) 가 된다. 즉 S’ = 0 일 때 Q = 1， R = 0 일 때 Q = O 이 된다. 5’과 R’ 이 동시 에 1 일 경 우 저장된 값을 그대로 유지하고， 동시 에 0 일 경우는 unstable 한 값이 된다.
2.1.3
JK Ia야l
그림 5.4 (a)는 JK latch로서 R5 1atch의 unstable 입 력을 막아주는 구성을 갖고 있다. J와 K 입 력은 AND gate를 통과한 후 각각 S 와 R에 물리게 되는데 Q와 Q’가 보수값을 갖기 때문에 I와 K가 동시 에 1 이 되 더 라도 R5의 latch의 입 력 S와 R이 동시 에 1 이 되는 경우 가 없다. 그림 5.4 (b) 의 진리표에서 알 수 있듯이 I와 K 둘 다 1 이 면 toggle (0과 1 을 반 복)하게 된다.
R
K
Q
0
0
0
0
x
Q’ RS latch
S
J
0
Q
Q+ 0
0
x 0
Hold
6
mgg|e
(b)
(a) 그뭘 5.4
•
JK latch
해협 05 I Latch/Rip-Rop 구현
2.2 I Gated 없 latch， JK latch， 0 latch 그림 5.5 (a)와 같이 RS latch에 enable신호로 CLK이 쓰인 것 이 gated RS latch이다. CLK이 0 인 동안은 RS latch와 같이 동작하고， CLK이 1 일 때 latch는 disable된다. 그림 5 . 5 (b)는 gated JK latch이 며， JK latch에 enable로 CLK을 쓰며 CLK이 1 일 때 enable된 다. enable 되 었을 때 동작은 그림 5 .4 의 JK latch와 통일하다. 그림 5.5 (c) 의 D latch는 enable 되 어 있는 동안 입 력 D가 출력 에 그대로 나타나는 latch이며， JK latch를 이용하 여 쉽 게 구현할 수 있다.
R
Q'
R
x
x
Hold
0
0
Hold
0
CLK
0
0
Q
S
Q’
Q
CLK S
o .
0 Unstable
(a) Gated RS latch Q Q
Q+ 0 Hold
0
0
0
0
x
CLK J
K
X
X
0
0 Q’ RS latch Q S R
0
0
X
0
;
(b) Gated JK latch D
D
Q’
D 0
CLK
Q 0
Q
0
0 0
Hold Hold
(c) Gated D latch
그링 5.5
허혐 05 I Latch/Fliç:r--Flop 구현
•
Gated RS latch， JK latch，
D
latch
Hold
mgg|e
2.3 I Level sensitivity of latch 2.2의 Gated RS latch는 CLK값이 1 일 때 (혹은 active low 신호 인 경우 0 일 때 ) 동작한 다. 이와 같이 latch는 level-sensitive한 성 질을 가진다. Level sensitive한 latch에서 일어
날 수 있는 문제를 살펴 보자. 그림 5.6 (a)는 level-sensitive한 D latch이 다. 즉 CLK이 l 일 때 에는 향상 입 력 D가 저장되고 ( 즉 출력 Q로 반영 되고)， CLK이 0 인 경 우는 입 력 이 저장되 지 않는다 ( 즉 출력 Q는 변하지 않는다). 이 그림 에서 출력 이 inverter를 통과한 후 다시 입 력으로 들어온다. 이 때 CLK에 오 랫동안 1 이 인가되는 경우를 가정하자. 그 림 5.6 (b) 에서는 CLK에 연결된 신호가 1 인 구간이 긴 경우에 출력 Q값을 보여준다. 아 래와 같은 과정을 통해 무엇이 문제 인지 알 수 있다. CLK이 l 인 동안 입 력 D 값이 출력 으로 넘 어 가게 된다. Q는 다시 inverter를 거 쳐 D 입 력 으로 들어 가게 된다. Q값이 이 전 의 값과 반대가 된다. 이 런 과정을 CLK이 l 인 동안은 계속 반복하게 된다. 얼마나 반복 될지 정확히 측정할 수 없으므로 출력 Q는 CLK이 0이 되 었을 때 0이 될 수도， 1 이 될 수도 있다. 이 회로에 서 처 럼 latch의 출력 이 combinational logic을 거 쳐 서 입 력 으로 feedback 되는 경우 CLK이 l 인 구간 동안 여 러 번 feedback이 되 어 서 그 값이 바뀔 수 가 있다. 이 경우 이 회로의 동작을 정확히 예측할 수가 없게 되 어 일반적으로 사용할 수 없다. Latch는 CLK(enable) 이 assert된 동안은 입 력을 계속 받아들인다는 특성 때문에 디 지 털 시 스템을 구성할 때 여 러 가지 timing 문제를 일으킬 수 있다. 이 러한 문제들을 고려하지 않고 설계를 하려 면 다옴에 설 명 동}는 flip-flop을 쓰게 된다. Flip-flop은 mas ter-slave flip-flop과 edge-triggered flip-flop 이 있다.
2.4 I Master-slave flip-flop 그림 5. 7 은 JK latch를 이용하여 master-slave flip-flop을 구현한 회로이다. 이 구조는 2 개의 gated RS latch를 앞 뒤로 연결해 놓은 것 이 다. 그림 왼쪽에 있는 RS latch를 mas-
D C LK
Q
Q’ |
(a) 그펌 5.6
r
↑D
해
t l oo p
•
↑ C LK
/
•
(b) •
Repetitive toggling and undefined output
잉험 05 I Latch/Flip-Flop 구현
P’
RS Latch
RS Latch J
Q’
R
R
K
S
S
Q
CLK
그뭘 5 . 7
•
Master-slave flip-flop
ter 라고 하고， 오른쪽 RS latch를 slave라고 한다. Master RS latch는 CLK이 l 인 동안 K 와 I의 입 력을 받아서 저장한다. CLK이 0으로 바뀌 면 입 력 K， J에 상관없이 RS latch의 입 력은 항상 0이 된다. CLK이 0이 되 면 inverter를 통과하는 신호가 1 이 되 어 P’와 P는 slave RS latch의 R과 S에 각각 전달된다. 따라서， master RS latch의 출력 P， P’ 가 slave RS latch에 저장된다. 즉 CLK이 l 일 때 첫 번째 RS latch의 출력 P’와 P에 저장된 값은 CLK이 0으로 바뀌고 나서 두 번째 RS latch의 Q’와 Q에 나타나게 된다. 그림 5.8은 master-slave flip-flop의 J， K 입 력 에 따른 timing diagram을 보여준다. 7t. 처음 CLK이 l 이 되는 시 점 에서 J
=
1， K
=
0이므로 P는 1 이 된다.
나'. CLK이 0이 되 면 slave latch의 출력 Q에 l 이 저 장된다.
다. 다음 CLK 1 이 될 때 J
=
0， K
=
0이므로 P는 저 장된 값을 유지하고 CLK이 0이 된
다음 Q도 마찬가지로 원래 값을 유지한다. 라. 다음 CLK이 1 인 중간에 I값이 잠깐 동안 1 이 된다. P값은 I가 1 이 됨 에 따라 l 로 변 하게 되고 }값이 다시 0으로 변하더 라도 l 값을 유지한다. 마� CLK이 0이 되 면 Q값이 1 로 변하게 된다. 문제는 그림 5.8에서와 같이 CLK이 1 일 때 중간에 I값이 1 이 됐다가 다시 0으로 돌
아가는 것은 대 부분의 경 우 glitch와 같은 원하지 않은 신호인데， 이 원하지 않은 결과를 저 장하게 되는 것 이 다. 이 런 과정을 1’ s catching 이 라 하고 만약 RS latch가 NAND gate 로 구성 되 었으면 마찬가지 원리로 0’ s catching이 발생하게 된다.
2.5 I Edge-triggered flip-flop Master-slave flip-flop이 그림 5.6에서와 같은 latch의 level sensitivity 관련 문제를 해결
샘험 05 1
Latc비Flip-Flop
구현
1 ’s catchin g
Reset
Set
toggle
J K CLK P P’ Q Q’
그뻐 5.8
•
Timing diagram of master-slave
JK
flip-flop
하지만 1’ s catching과 같은 새로운 문제가 생 기 게 된다. 따라서 glitch 가 생 길 여 지 가 있는 system에서 는 master-slave t1ip-flop올 사용하면 원하지 않는 동작이 일 어 날 수가 있다. Edge-triggered flip-flop은 1’ s catching이나 그림 5.6과 같은 문제를 해결해줄 뿐 만 아니 라 gate 숫자에서도 master-slave flip-flop 보다 효율적 이 다. 그러 면 edge-triggered flip-flop에서는 어 떤 방식으로 그림 5.6과 1’ s catching같은 문제가 처 리 되는지 알아보자. 두 경우 공통적 인 문제는 enable( CLK) 이 1 인 시 간이 길 어 서 S와 R에 입 력 신호가 오 랫동안 인가되 기 때문이 다. 따라서 입 력 신호에 있는 glitch나 그림 5.6과 같은 문제에 의 해 영 향을 받을 가능성 이 커 지 는 것 이 다. 그러므로 S 와 R에 입 력 신호를 매우 짧은 시 간 동안 인가하면 위 의 2 가지 문제를 해결할 수 있다. 그림 5.9는 S와 R에 인가되는 신호(그림 에서 out에 해당)를 짧은 시 간 동안만 통과시 키 는， 즉 p버se를 생 성 하는 회로의 한 예 이 다.
N1 In
X
N2 Out
CLK
그램 5.9
•
Pulse generating circuit
허험 05 I
Latch/Rip-Flop
구현
”〔
-
23
CLK
X Out 4 5
그림 5 . 1 0
•
Pulse
timing
그림 5. 10은 In 과 CLK에 따라 pulse가 생 기 는 timing을 보 여준다.
가. 그림 5.10에서 시 점 l 과 2사이， 즉 CLK이 1 인 동안 In은 l 로 유지 되고 있다고 가정 한다. 나'. CLK이 0에서 1로 변한 시 점 1 에 서 gate N 1 의 propagation delay후에 X는 0으로 변 한다. Out은 CLK이 l 이 기 때문에 1 로 유지 된다. 다. CLK이 1 에 서 0으로 떨 어 지는 시 점 2 에 서 X는 N1 (NAND) 에 의한 delay후에 0에 서 1로 바뀌 게 된다(그림 5.10의 시 점 3) . 그와 동시 에 Out은 N2 gate delay후에 0으 로 바뀌 게 된다(그림 5.10의 시 점 4). 라. X가 0으로 머물러 있는 시 샌N1 delay)만큼 Out도 0을 유지한 후 시점 3에서 X가 1 이 됨 에 따라 out도 l 이 된다( 시 점 5).
마. 결과적으로 out에는 CLK에 비해 아주 짧은 pulse가 만들어 지 게 된다. 이때 펄스의
폭은 NAND gate delay와 같다. 그림 5. 1 1 은 그림 5.9의 timing circuit을 이용하여 구현 된 negative edge-triggered JK flip-flop이 다. Negative edge-triggered 란 CLK이 1 에 서 0으로 바뀌는 순간의 입 력 이 저장되는 성 질을 의 미 한다. CLK이 일정한 값을 유지 하거 나 0에서 1 로 바뀌는 경우는 입 력을 저 장하지 않는다. 이의 반대 인 positive-edge triggered는 CLK이 0에서 1 로 바 뀌는 순간에만 입 력을 저장한다. RS latch는 NAND gate로 구성 되 었고 S， R은 active low 입 력 이 다. 그림 5.9 보다 훨씬 복잡해 보이 지 만 I와 K입 력 에 NAND와 OR로 구성 된 pulse generating circuit이 있고， 거 기 에 S와 R 입 력 이 연결된 형 태 임을 알 수 있다. 이와 같이 구성함으로써 S와 R에는 CLK의 falling edge에 서 짧은 pulse 입 력 만 들어 가게 되
톰메-
i빼 05 I
Latch/Flip-Flop
구현
J
S
Q
R
Q’
CLK
K
그림 5 . 1 1
•
Negative edge-triggered JK flip-flop
고， Q와 Q’는 이 pulse에 의해 결정 된다. 그리고 한 CLK 주기 동안 Q와 Q’의 값을 유지 하다가 다음 CLK falling edge에서의 I와 K값에 따라 Q와 Q'가 다시 결정 된다. 즉 CLK 주기 중에서 S와 R은 매우 짧은 시 간 (CLK의 falling edge)동안 인가되고， 나머 지 시간 동안에 Q와 Q’는 I와 K 입 력 에 의해 영향을 받지 않게 되는 것 이 다. 그림 5 . 1 1 과 같은 회로에서 set， reset， togglingO 1 어 떻 게 일 어 나는지 살며보자. 먼저 set하는 과정은 아래와 같다. 가. CLK이 0 인 동안은 J， K가 입 력으로 들어 가는 NAND gate의 출력 이 1 이 다. 따라서 OR의 출력은 1 이 되 고 S， R은 모두 1 이 라서 RS latch는 현재 상태를 유지한다 (NAND로 구성 된 RS latch인 것을 상기 하자). 나'. CLK이 1 이 되고 J = 1， K = 0， Q’ = 1， Q = 0이 었다고 하면 I가 연결된 timing cir cuit쪽의 X가 0이 된다(그림 5.9 참조). K쪽의 X는 Q가 0 이 라서 그 값을 그대로 유 지 하고 있다. 다'. CLK이 1 에 서 0으로 떨어 지 는 순간 RS latch의 S 입 력 에는 그림 5. 10과 같은 pulse가 생 기 게 되고 R은 1 로 그대로 유지 되므로 RS latch는 set 조건이 되 어 1 이 된다.
라. 과정 ‘나’ 에서 Q’ = 0， Q = 1 이 었다면 J， K 모두의 X가 변하지 않아서 Q와 Q’는 원 래 값을 유지한다. J = 1， K = 0이 었으므로 set하려고 한 것 이 고， 원래 값 또한 set했 을 때 값이므로 Q나 Q’의 결과와는 상관없이 제 대 로 동작함을 알 수 있다. Reset하는 과정은 다음과 같다. 7t. CLK이 1 이 될 때 J = 0， K = 1， Q = 1， Q’ = 0이 었다고 하면， K쪽의 X가 0이 되고， J 쪽의 X는 원래 값 1을 유지한다.
샅혐 05 I Latch/Flip-Flop 구현
나'. CLK이 1 에 서 0이 되는 순간 RS latch의 R입 력 이 잠깐 동안 0이 되 었다가 다시 1 이 된다 (그림 5.10 참조). 따라서 Q’ = 1， Q = 0으로 reset된다. 다'. Set에서와 마찬가지로 Q’ = 1 ， Q = 0 인 상태였다면 J， K쪽의 timing circuit의 X 에 변화가 없기 때문에 원래 상태 인 reset을 유지한다. Toggle하는 과정은 다음과 같다. 가'. CLK이 1 이 될 때 J = 1 ， K = 1 인 상태 이 다. 만약 Q = I ， Q’ =0인 상태였다면 K쪽 의 X가 0으로 되고， J쪽은 원래 상태를 유지한다.
나. CLK falling edge에서 R입 력 이 잠깐 동안 인가된다. Set， reset에서와 마찬가지로 S 입 력은 }쪽의 X가 1 로 유지 되 기 때문에 계속 l을 유지한다. 결국 reset과 같은 조건 이 되고 Q = O， Q’ = 1 이 된다. 다'. CLK이 0에서 다시 1 로 되 면 이 번엔 Q = O， Q’ = 1 이 되므로 I쪽의 X가 0이 되고， K 쪽은 l 이 된다.
라'. CLK falling edge에서 S 입 력 이 인가되 게 되고， Q = 1 ， Q’ = 0인 상태로 된다. 마'. J = 1 ， K = 1 인 동안은 위의 과정을 반복한다. J = 0， K = 0 이 면 J，K timing circuit 모두 X가 1 이 기 때문에 RS latch의 S와 R이 모 두 l 이 라서 출력의 변화가 없다.
2.6 I Setup time， hold time Edge-triggered flip-flop이 정확한 값을 저장하기 위해서는 CLK의 edge에서 입 력값이 변하지 않0바 한다. Setup time은 edge이 전에 입 력 신호가 안정 된 값을 유지해야 하는 최소한의 시간이고， hold time은 edge이후에 안정된 값을 유지 해야 하는 최소시간을 나 타낸다. 그림 5. 1 2 는 negative edge triggered flip-flop의 setup time， hold time을 설명 하는 timing diagram 01다. Tsetup으로 표시 된 setup time까지는 input 이 안정 되 어 야 하
고， CLK edge 이후에도 Th이d로 표시 된 hold time까지 input 이 변하지 않아야 한다. Tp(CLK-to-Q delay)는 propagation delay로 CLK edge에서 저장된 출력 이 나오기까지
걸 리 는 시 간이 다.
2.7 I Conversion of one flip-flop type to another 한 종류의 flip-flop을 사용하여 다른 종류의 flip-flop을 구현하는 방법올 살며보자. 표 l은 현재 저장값 Q으로부터 다음 출력 값 Q + 를 얻 기 위해서 필요한 flip-flop의 입 력을
허험 05 I
Latch/FlirrFlop
구현
| | |
우‘ 」 *i ----L ” K u ” 다 ) n
In
「- ‘
1=평
그훨 5 . 1 2
•
를 Data stable
를
Setup .time， h이d time， propagation delay
나타내는 excitation table이다. 예 를 들어 저장된 값이 0에서 1 로 바뀌 게 하려 면 ( 즉 Q = 0， Q+ = 1 인 경우) RS flip-flop의 입 력은 R = 0， S = 1 이 되 어 야 한다. JK flip-flop 은 J = 1， K = X (don’t care) 이고， T flip flop의 입 력은 1， D flip-flop의 입 력도 1 이 어야 한다는 것을 나타낸다. 표 5. 1 의 T항목은 toggle flip-flop을 나타낸다. Toggle flip-flop 은 한 개 의 입 력 으로만 이루어져 있는데 이 입 력 이 assert되 면 toggle (0과 l을 반복)하 고 아니 면 그냥 원래 상태를 유지한다. 우선 JK flip-flop을 사용하여 D flip-flop을 구현한 방법을 살며보자. 즉 그림 5.13 (a) 에 서 처 럼 JK flip-flop에 입 력 이 D이고 출력 이 J， K 인 combinational logic을 추가하 여 D flip-flop을 구현하는 것 이 다. 먼저， 표 1 을 이 용하여 그림 5.13 (b)와 같은 D flip flop에서 현재 출력 Q와 입 력 D에 따른 출력의 변화 Q + 값 ( 1 CLK후의 출력) 에 대한 진리표를 구할 수 있다 (표에서 Q， D， Q + 값들을 진리표로 옮기 면 된다). 진리표에서 Q + 는 D flip-flop의 입 력 D와 같고 현재 출력 Q와는 관계가 없음을 알 수 있다. 즉 Q+ = D가 된다. 그림 5.13 (c)와 (d)는 표 l 에서 Q， D값에 따른 J， K값을 그대로 옮겨놓은 것 이 다. J와 K가 D에 의해서만 변하도록 그림 5.13 (c)와 (d) 에 있는 X (don’t care)를 설정하면 J = D， K = D’로 된다. J = D， K = D’가 되도록 회로를 구성하면 그림 5.13 (e)와 같은 D flip-flop이 완성된다.
표
5-1
•
Excitation tables for RS， JK，
T
and D flip-flops
활뼈繼續織활옳轉 홉빼훨뻐 를뿔 훌峰훌훨없編활뿔뿔 0
x
0
허험 05 I Latch/Flip-Flop 구현
D
D
Q D flip- flop Combinational logic
D CLK
o
I
1
o
I
1
0
X (c) J
0
Q
0
(b) Q+
(a) D
0
Q
0
J
Q
K
Q’
X D
0
CLK' (d) K
그힘 5. 1 3
(e) •
JK flip-flop을 이용한 D flip-flop 구현
D flip-flop으로 JK flip-flop을 구현해보자. 그림 5. 1 4 (a)의 진리표로부터 D 입 력 의 논리식을 얻 을 수 있다. 진리표는 J， K， Q 값에 따른 D값을 표에서 찾아서 구할 수 있다. 진 리 표에서 알 수 있듯이 I 입 력 이 1 이고 현재 출력 Q가 0 인 경우 D는 1 이 된다. 또， K가 0 이고 현재 출력 Q가 1 인 경우 D는 1 이 되므로 D
=
Q+
=
JQ’ + K’Q가 되는 것이다.
m m 닝k 〔
그림 5. 1 4 (b)는 D의 논리식을 바로 구현한 것 이 다. 그림 5.1 4 (b) 에서 입 력 에 의한 출 력 의 변화는 아래와 같다. 가'. K
=
1， J
=
0 이 면 OR 의 두 입 력 이 모두 0 이므로 D는 0 이 된다.
11
0
0
0 0
(a) Q+
10
=
1
D
0
=
JQ’ + K’Q
그힘 5 . 1 4
•
D
(b) D flip-flop옳
이용한
JK flip-flop
flip-flop으로 구현한 JK flip-flop
혈혈 05 I L.atch/Flip-Flop 구현 /
나'. K = 0， J = 1 이 면 }가 입 력 에 연결된 AND의 출력 이 l 이므로 D 입 력은 1 이 된다. 다'. K = 1， J = 1 일 때 Q = 1， Q’ = 0이 었다면 D 입 력은 0이 되 어 한 CLK후의 Q값인 Q + 는 0이 된다. Q = 0， Q’ = 1 이 었다면 I가 통과핸 AND의 출력 이 1 이 되어 입 력은 l 이 된다. K = 1， J = 1 인 상태 가 계속되 면 Q는 O과 1 을 계속 반복하는 것을 알 수 었다. T flip-flop은 JK flip-flop으로부터 쉽 게 얻을 수 있다. J와 K의 입 력을 묶어 서 T로 하면 된다. 그러면 T 가 l 이 면 J = K = 1 로 toggle모드가 되 며， T = O 이 면 J = K = 0으로 현재 상태를 유지하게 된다.
사용 장비 및 재료 구톨
일험 장비
I
허험 째료
I
s명칭
D빙떼 Mu�i빼g Breé최-α>ard power sup때y HS74LS02 SN74LS27 GD74LS74 SN74LS08 SN74LS04 SPDT 잉닙e SIW
규격
수량
2 input NOR 명te 3 in따 NOR 명te D - type flip-flop 2 input AND 명te Inverter Sir갱Ie-PoIe-[)OU벼←까lr(YN 잉닙e switch
1대 1대 1대 2개 1개 1개 1개 1개 3개
Prelab 가'. Gated latch와 flip-flop의 차이 점을 간단한 Timing diagram을 그려 설 명 하시 오. 나'. GD74LS74(D flip - flop)와 74LS04(Inverter)， 74LS08(AND gate)， 74LS02- (NOR gate)를 이용하여 그림 5. 1 4 (b)와 같은 회로를 구성할 때 IC 핀 연결도를 그리시오.
Lab Toggle switch와 IC를 이용하여 아래와 같은 실험을 수행한다.
허험 05 I Latch/Flip-꾸lop 구현
--톨-
c l ock S’
R’ (Top View)
그펌 5 . 1 5
•
74LS02 pin 배치도와 gated RS latch 연결도
5.1 . 74않02 NOR gate톨 이용환 gated RS latch 구현 74LS02는 그림 5.15와 같이 NOR gate 4개로 구성 된 회로이다. A와 B 로 표시된 것은 입 력 부분이고， Y로 표시 된 부분이 출력 이 다.
가. 구성한 회로에서 그림 5.16의 S’， R’， enable’( = clock) 값들에 대해 출력 의 timing diagram을 그리고 실험 결과가 이론과 일치하는지 확인한다.
나'. Enable’( = clock)을 0으로 고정하고 그림 5.1 7 과 ‘같이 S ’과 R’을 묶어 서 입 력 으로 넣 고 출력 파형을 확인한다.
8' R' Enable’ 그뭘 5 . 1 6
•
Sample sequence
S’
I
I
I
R’
I
I
I
그힘 5 . 1 7
•
Input sequence to check unstable state
힐혐 05 I Latch/Flip-Flop 구현 •
‘
.’ L D 그힘 5 . 1 8
•
Test
input sequence for
0
flip-flop
5.2 I D flip-flop의 구현 Breadboard에 Prelab ‘나’ 의 D flip-flop을 구현하고 그림 5. 1 8과 같은 입 력 에 대 해 제 대로 동작하는지 확인하여 Q의 timing diagram을 그리고 실험 결과가 이 론과 일 치 하 는지 확인한다. D flip-flop을 구현하는 데 에는 74LS27(3-input NOR gate ) 1 개와 74LS02(2-input NOR gate) 2 개를 사용하면 된다. 그림 5.19는 74LS27 의 pm 배 치 도와 내부 구성올 나 타낸다. 그림 5.20은 D flip-flop 구현을 위 한 pm연결의 예 이 다. 실제 보드 상에서는 배선이 매우 복잡하므로 실 험 하기 전에 연결선을 그려보는 것 이 좋다.
5.3 I JK flip-flop의 구현 Breadboard 에 74LS74 D flip-flop， 74LS08 2 input AND， 74LS02 NOR， 74LS04 inverter동을 이용하여 그림 5.1 4 (b)를 구현하고 그림 5.21 과 같은 input sequence 에
띠 벼 π ￠
대해 제대로 동작하는지 확인하여 Q의 timing diagram을 그리 고 실험 결과가 이론과 일치하는지 확인한다.
18 2A 28 2C 2Y
GND
A〔R〕F) A〔R〕(ν ?‘끼4”t quq니꺼J
CB A Y L vC h vY V l 끼‘)꺼J 껴J 껴J
1A
1Y
2Y
3Y
그힘 5 . 1 9 74LS27 3-input NOR gate의 pin 배치도와 내부 구성 •
혈험 05 I Latch/Flip-Flop 구현
1A 18 2A 28 2C 2Y
Q -←-1Y I .-1A � 18 1 0’4上2Y 1 4 �
GND
D
|
28
1y GND Il 1A 18 2y빔느r L빔 .1A파L clock 2A 28 GND
그펌 5.20
•
0
flip-flop 언결도
CLK J K
Q 그뭘 5.21
•
Test input sequence for JK flip-flop
�혐 05 I Latch/Flip-Flop 구현 ‘C .f，
11 14A
’ . 유의사항 •
CLK은 switch를 활용하여 toggling하면서 인가한다.
•
IC들의 핀 배치와 연결이 복잡하므로 Prelab으로 연결을 축지할 펼요성 이 었다.
•
전선으로 핀들을 연결하는 것이 상당히 복잡하기 때문에 breadboard에 IC를 배 치
‘1
할 때 충분한 거 리를 두고 배 치 하는 것 이 좋고 핀 기능별로 다른 색깔의 전선을 사용 하는 것 이 연결할 때 혼란을 줄일 수 있다. •
그림 5.15 (b) 의 실험을 할 때는 그림 5.20의 실험 에 쓰인 D tlip-tlop을 사용해도 된 다. 다만 전선이 너 무 많아 혼란스러올 수 있기 때문에 74LS74 IC를 그냥 샤용하는 것이 편 리 하다.
토론 및 고찰 사항 실험 결과에 대해 설 명 하고， 특히 5.1 나의 실험 결과에 대해 설 명 하시 오.
참고At.료 1.
Randy H. Katz and Gaetano Boriello， Contemporaη Logic Design， 2nd ed.， Prentice-Hall， 2005， Chapter 6. Sequential logic design.
2. Jan M. Rabaey， Digital Integrated Circuit�A Design Perspe，다ive， 1st ed.， Chapter 6. Designing sequential logic circuits.
일혐 05 I Latch/Flip-Flop 구현
Memory를 이용한 Combinational Logic 구현 및 7 Segment Display Control 01 목적 02 이론 03 사용 장 비 및 재료 04
Prelab
05
Lab
06 토론 및 고찰 사항
끼
논/리/셜/째/
및
/ 셜 /험
Memory를 이용한 Combinational Logic구현 및 7 Segment Display Control 도�� -，
-，
•
SRAM 입출력 동작을 이 해한다.
•
Memory를 이용하여 combinational logic을 구현한다.
•
Memory를 이용하여 7 segment display ζontroller를 구현한다.
_-.-ø ‘
이론 Memory는 디 지 털 시스댐을 설계하는데 필수적 인 요소 가운데 하나이다. Memory는 입출력 방식 에 따라 ROM(Read Only Memory: 한 번 저장한 후 읽 기 만을 할 수 있음) 과 RAM(Random Access Memory: 읽 기 와 쓰기를 번갈아 가며 할 수 있음)으로 분류 할 수 있고， 데 이 터 저장 속성 에 따라 volatile( 전원이 꺼 지 면 데 이 터를 잃어 버 리는 메모 리)한 메모리와 nonvolatile(전 원이 꺼 져 도 데 이 터를 저장)한 메모리로 분류된다. RAM 은 크 게 SRAM(Static 없M) 과 DRAM(Dynamic 없M)으로 나쥔다. 둘 다 volatile memory인데， SRAM은 전원이 켜 져 있는 동안은 데 이 터 가 지 워 지 지 않는 반면 DRAM 은 전원이 켜 져 있어도 일정 시 간이 지 나면 데 이 터 를 잃 어 버 리 게 된다. 따라서， DRAM 의 경우 데 이 터 를 읽은 후 이를 다시 저장하는 작업을 반복하여야 하는데， 이 작업을 refresh라고 한다. SRAM은 전력 소모가 적고 빠르다는 장점 이 있어 서 cache 같은 빠른 aαess time이 펼수적 인 곳에 널 리 쓰인다. 이 번 실험에서는 SRAM의 동작을 이해하고 memory가 사용되는 application 2 가지를 실습한다.
허험 06 1 Memory를 이용한 Combinational Logic 구현 및 7 Segment Display Control
--
2.1 . SRAM 2.1 . 1 SRAM 입출력 그림 6.1은 SRAM의 가장 기 본적 인 입출력을 보여주는 block diagram이다. AO-A9는 address라고 하며 SRAM 내부에 있는 데 이 터 저장 장소 중에서 어느 위 치 에서 데 이 터 를 읽 거 나 혹은 저장할 것 인지를 결정한다. Address가 10비트이므로 1024개의 데 이 터 를 저 장할 수 있는 메모리 라는 것을 알 수 있다. 1/00-1/03는 SR때{에 저장하거 나 읽 을 데 이 터를 전송하는 pm들이다. 4 개의 데 이 터 pm이 있으므로 그림 6. 1 의 SRAM의 각 address에 저장할 수 있는 데 이 터 가 4 비 트라는 것올 알 수 있다( 즉， 이 SRAM은 1024 X 4 bit 크기 의 SRAM이 다). CS’(chip select， ‘를 붙인 것은 active low 신호라는 의 미)를 O(O V)으로 하면 SRAM chip이 선 돼 되 어 SRAM에 읽 기 나 쓰기를 가능하게 하
고， 1 (chip에 따라 툴리 지 만 본 실험 에 사용되는 chip에서는 logic 1 은 5 V에 해당)을 인가하면 chip은 읽 기 나 쓰기를 할 수 없다. WE’(write enable)는 chip이 선택된 상태 에 서 (즉， CS’
=
0) 읽 기 인지 쓰기 인지를 구분하기 위한 신호이 며 0을 인가하면 데 이 터
를 SRAM에 쓰겠다는 것이고， 1을 인가하면 데 이 터를 읽 겠다는 의 미 이 다. 예를 들어 S RAM 의 ‘0000000 1 00’ 번 지 에 데 이 터
‘ 1 0 1 0’ 을 쓰고 싶 다 면 address 에 는
'0000000100’ 을 인가하고， CS’와 WE’ 를 0으로 한 뒤 1/00-1/03에 ‘1010’ 을 인가하 면 된다. 또， SRAM의 '000000001 0’ 번지 에 저장된 데 이 터 를 읽 어보려 면 address에는 '000000001 0’ 를 인가하고， CS’를 enable(CS’
=
0)， WE’를 disable(WE’
1/0(1/00-1/03 )를 통해 그 번 지 에 저장된 데 이 터 가 출력 된다.
A9 A8 A7 A6 A5 A4 A3 A2 A1 AO CS ’ WE ’
SRAM
1/00
그뭘 6 . 1
•
1/01
1/02 1/03
1 024 x 4 bit SRAM의 입출력 pin
허험 06 1 Memory를 이용한 Combinational Logic 구현 및 7 Segment Display Contr이
=
1 )하면
Write C ycle Address CS ’ WE ’
〈
1/0
그뭘 6.2
•
Valid
\ /
Write 동작 시 timing diagram
가'. S없M write timing S없M에 데 이 터 를 쓰는{ 저장하는) 것을 S없M에 데 이 터 를 write한다’ ， SRAM 에서 데 이 터를 읽는 것을 'SRAM을 read한다’ 고 표현한다. SRAM에 write할 때 address， con trol 신호(CS’， WE’) 그리고 data를 인가하는데 그림 6.2와 같은 순서를 지 걱 야 한다.
CD SRAM에 address를 인가한다.
