VLSI Dan Perancangan Logika - Panduan Pemrogaman FPGA [PDF]

Citation preview

Created by AI EEPIS



VLSI dan Perancangan Logika Pengenalan dan Panduan Pemrograman divais FPGA (Pertemuan ke- 1 dan 2)



1



Created by AI EEPIS



Perancangan digital pada divais FPGA 1. Tujuan • Memberikan pengenalan terhadap perancangan FPGA dengan software ISE Design Suite • Mengenal software VHDL • Implementasi rancangan pada FPGA devais • Mampu mendemonstrasikan penggunaan software untuk merancang rangkaian sederhana pada FPGA



2. Peralatan yang dibutuhkan • Komputer yang sudah terinstall software XILINX ISE Design Suite 14.7 dan Adept Digilent • BASYS 2 FPGA board



3. Langkah percobaan 1. Buka software ISE Design Suite 14.7



2



Created by AI EEPIS



2. Klik pada tombol “New Project” untuk membuat project baru.



3. Beri nama project dan letakkan project pada folder yang ditentukan serta Top-level source type adalah HDL



4. Setting jenis FPGA dan konfigurasi lainnya sesuai gambar dibawah, dimana Family: Spartan-3E Device: XC3S100E atau XC3S250E, tergantung jenis chip board anda Package: CP132 Speed: -4 Preferred Language: VHDL



3



Created by AI EEPIS



5. Klik Next dan anda akan mendapat konfirmasi konfigurasi yang telah dilakukan. Selanjutnya klik Finish



6. Selanjutnya buat file VHDL dengan cara klik kanan pada nama project, selanjutnya pilih New Source



4



Created by AI EEPIS



7. Pilih jenis source VHDL Module dan berilah nama, misalnya Decoder



8. Selanjutnya langsung klik Next kemudian Finish, karena kita akan membuat port secara manual dengan text. 5



Created by AI EEPIS



9. Maka anda akan mendapatkan file baru (*.vhd), tetapi tanpa deskripsi port yang akan digunakan. Sebagaimana gambar dibawah:



10. Untuk percobaan pertama ini kita akan membuat Decoder 3 to 8. Dimana input akan didapatkan dari Switch dan output akan ditampilkan pada led. Percobaan akan dilakukan pada board Basys2 dengan IC FPGA Spartan 3E.



6



Created by AI EEPIS



11. Edit VHDL code menjadi seperti berikut: library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity Decoder is Port ( Switch : in STD_LOGIC_VECTOR (2 downto 0); -- 3-bit input Led : out STD_LOGIC_VECTOR (7 downto 0) -- 4-bit output ); -- enable input end Decoder; architecture Behavioral of Decoder is begin process (Switch) begin case Switch is when "000" => Led Led Led Led Led Led Led Led Led