![Modul Praktikum Teknik Digital 2015 REVISI PDF [PDF]](https://pdfs.asia/img/200x200/modul-praktikum-teknik-digital-2015-revisi-pdf.jpg)
4 0 4 MB
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 PELINDUNG Dekan FAKULTAS TEKNIK ELEKTRO Dr. Ir. Rina Pudji Astuti M.T.
Kepala Bidang Keahlian Achmad Rizal, Ssi., MT
Koordinator Dosen Teknik Digital Estananto, M Sc
Dosen Pembimbing Laboratorium
Denny Darlis, S.Si., MT
PELAKSANA Koordinator Asisten Gede Teguh Laksana
Sekretaris dan Bendahara Clara Amanda Andi Aswin
Divisi Administrasi Rizka Fadhilla Nirmala Amiruddin Aditya Nikolas Putra
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 Divisi Praktikum Fujitson Simamora Fista Monica Deswanti Garizah Ganih Pranoto Ridwan Pratama Muhammad Aditya Taufik Gumilar Hadi Prabowo Fathurahman Burhani Rizki Rivai Ginanjar Muhammad Alif Anhasdio Fajri
Divisi Hardware Widi Tama Salman Wahyu Yanuar Arifin Bagas Dwi Putera Mirdan Syahid Mulya S. Fauzan Dwi Septiansyah
Divisi Riset and Development Riandanu Aldy Sadewo Hannan Aulia Mardhiah Harahap Dwi Kurniawan Ida Fitriana Mochamad Adhi Pratama
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 M. Nur Ramadhan Alam I Gede Eddy Prastika Putra
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 TATA TERTIB LABORATORIUM TEKNIK DIGITAL
1. Tata Tertib Umum a. Seluruh praktikan wajib mematuhi tata tertib praktikum Laboratorium Teknik Digital. b. Kelengkapan praktikum Laboratorium Teknik Digital meliputi kartu praktikum (sudah diberi foto dan distempel oleh laboratorium yang bersangkutan). c. Komponen penilaian praktikum meliputi : -
Tugas Pendahuluan
-
Tes Awal
-
Pelaksanaan Praktikum
-
Jurnal Praktikum
d. Praktikan tidak diperbolehkan melakukan bentuk intimidasi. Segala bentuk intimidasi akan ditindaklanjuti oleh Fakultas Teknik Elektro.
2. Praktikum a. Praktikum dimulai pada waktu yang telah ditentukan. b. Praktikan diharapkan tiba di tempat praktikum 15 menit sebelum praktikum dimulai. c. Keterlambatan di atas 20 menit tanpa alasan yang jelas, maka praktikan tidak diperkenankan mengikuti praktikum. Kelengkapan praktikum meliputi kartu praktikum. d. Kartu praktikum wajib dibawa oleh praktikan dimana diserahkan dan ditanda tangani oleh asisten yang menjaga pada saat itu. e. Praktikum diselanggarakan selama 2,5 jam. f.
Praktikan dapat melaksanakan praktikum setelah mendapat instruksi dari asisten.
g. Selama praktikum berlangsung praktikan dilarang:
Mengubah konfigurasi software dan hardware
Menggunakan software yang tidak berhubungan dengan pelaksanaan praktikum
Meninggalkan ruangan tanpa seizin asisten
Makan, minum atau melakukan hal-hal yang tidak berhubungan dengan pelaksanaan praktikum
Tidak tertib
SMS maupun telepon tanpa seizin asisten.
h. Praktikan susulan hanya dikeluarkan oleh Fakultas Teknik Elektro
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 3. KEHADIRAN a. Praktikan berkewajiban mengikuti semua modul praktikum. Ketidak ikutsertaan pada satu modul, maka modul tersebut mendapatkan nilai nol. b.
Maksimal hanya satu kali tidak mengikuti praktikum, nilai modul yang tidak diikuti sama dengan NOL.
c. Praktikan yang sakit harus memberikan surat keterangan sakit dari Rumah Sakit dan ditandatangani oleh dokter yang memeriksa dan dibawa ke Laboran (Maksimal 1 modul praktikum).
4.
PROSEDUR TUKAR JADWAL a. Pertukaran jadwal praktikum paling lambat 1 hari sebelum praktikum dimulai yang bersangkutan dilaksanakan dan atas persetujuan asisten kemudian kedua praktikan tersebut wajib mengisi formulir tukar jadwal yang harus dibawa pada saat melaksanakan praktikum dengan jadwal yang baru dan diserahkan kepada asisten yang menjaga saat itu. b. Tukar jadwal hanya bisa dilakukan sesama praktikan dengan modul yang sama dalam 1 periode praktikum. c. Praktikan dilarang menyusup pada jadwal praktikum yang lain, bila hal tersebut terjadi maka praktikan dianggap gugur pada modul tersebut. d. Praktikan maksimal mengajukan tukar jadwal praktikum hanya 1 kali tukar jadwal (satu Modul).
5. PENILAIAN PRAKTIKUM Tugas Pendahuluan a. Tugas pendahuluan dikeluarkan dua minggu sekali oleh Fakultas. b. Tugas pendahuluan dikerjakan di buku TP sesuai ketentuan. c. Penulisan Tugas Pendahuluan menggunakan bolpoint (pensil tidak boleh), termasuk gambar dan hitungan. d. Tugas Pendahuluan dikeluarkan oleh Fakultas Teknik Elektro pada H-4 pelaksanaan praktikum. e. Tugas Pendahuluan dikumpulkan di Laboratorium Teknik Digital maksimal setiap hari senin pukul 07.00-09.00 WILTD. Jika melebihi waktu yang ditentukan nilai TP sama dengan NOL f.
Praktikan yang tidak mengerjakan TP hanya menulis soal maka nilai TP sama dengan NOL. TP bersifat optional, tapi jika tidak mengerjakan TP sama dengan NOL
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 g. Tugas Pendahuluan dikumpulkan tiap-tiap kelompok secara bersamaan dalam sebuah amplop coklat yang telah diberi nomor kelompok, nama anggota kelompok dan stempel Laboratorium Teknik Digital. h. Praktikan yang tidak mengumpulkan TP kedalam amplop masing-masing maka nilai TP mendapatkan diskon 50%. i.
Pengumpulan TP dapat diwakilkan dengan ketentuan apabila TP yang dititipkan ternyata tidak ada maka praktikan yang menitip mendapatkan nilai TP sama dengan NOL.
Tes Awal a. Tes Awal diberikan di awal praktikum. b. Waktu pengerjaan tes awal berkisar 15-20 menit. c. Asisten berhak menentukan sifat Tes Awal (lisan atau tulisan) tanpa memberikan pemberitahuan terlebih dahulu. d. Tidak ada penambahan waktu pengerjaan tes awal bagi praktikan yang datang terlambat pada saat praktikum.
JurnalPraktikum a. Jurnal diberikan sebelum praktikum berlangsung. b. Jurnal harus dikerjakan semua dan dikumpulkan pada waktu yang telah ditentukan. c. Praktikan dianggap gugur pada modul yang bersangkutan apabila tidak mengerjakan jurnal praktikum.
Penilaian Prosentase penilaian praktikum adalah sebagai berikut : -
Tugas Pendahuluan
: 20%
-
TesAwal
: 20%
-
Pelaksanaan Praktikum
: 40%
-
Jurnal
: 20%
Batas nilai kelulusan minimal 60% per modul
6. Kerapihan a. Semua praktikan wajib menggunakan seragam mengikuti aturan resmi Universitas Telkom, yaitu kemeja putih dan celana/rok biru dongker (tidak boleh memakai jeans). Diperbolehkan menggunakan batik pada hari Jum’at dan Sabtu. b. Praktikan Perempuan dilarang menggunakan celana.
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 c. Rambut harus rapi, tidak boleh panjang (untuk laki-laki, minimal rambut tidak boleh menyentuh kerah). d. Wajib memakai sepatu. Sepatu tidak boleh diinjak dan wajib mengenakan kaos kaki saat praktikum. e. Jika melanggar peraturan kerapihan, asisten berhak menegur dan atau mengeluarkan praktikan Praktikan dinyatakan lulus Praktikum Teknik Digital apabila memenuhi syarat sebagai berikut : a. Memenuhi semua kelengkapan praktikum b. Nilai total lebih besar dari standar kelulusan yang ditetapkan oleh Fakultas Teknik Elektro. c. Nilai akhir suatu mata praktikum dihitung dengan cara : NMP=
𝑗𝑢𝑚𝑙𝑎ℎ 𝑛𝑖𝑙𝑎𝑖 𝑚𝑎𝑠𝑖𝑛𝑔−𝑚𝑎𝑠𝑖𝑛𝑔 𝑝𝑟𝑎𝑘𝑡𝑖𝑘𝑢𝑚 𝑗𝑢𝑚𝑙𝑎ℎ 𝑚𝑜𝑑𝑢𝑙
d. Bagi praktikan yang tidak memenuhi syarat diatas, dinyatakan tidak lulus Praktikum Teknik Digital.
7. Lain-lain a. Selama berlangsungnya praktikum, asisten berhak untuk mengeluarkan praktikan yang dianggap belum siap mengikuti praktikum. b. Hal-hal yang belum ditetapkan dalam tata tertib ini akan ditetapkan kemudian oleh asisten.
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 MODUL I PENGENALAN IC DAN GERBANG LOGIKA DASAR
A. Tujuan Praktikum 1. Mengenal dan memahami macam – macam IC dan alat pendukung lainnya. 2. Mengenal dan memahami karakteristik gerbang logika dasar dan jenis - jenisnya. 3. Memahami metode perancangan rangkaian logika yang dibentuk dari gerbang logika dasar.
B. Peralatan Praktikum 1. Digiboard 2. IC 74LS00 (gerbang NAND), IC 74LS02 (gerbang NOR), IC 74LS04 (gerbang ), IC 74LS08 (gerbang AND), IC 74LS32 (gerbang OR), IC 74LS86 (gerbang XOR), Datasheet IC
C. Pengenalan IC Intergrated Circuit (IC) adalah suatu komponen elektronik yang terbuat dari bahan semikonduktor, dimana IC merupakan gabungan dari komponen seperti Resistor, Kapasitor, Dioda, dan Transistor yang telah terintegrasi menjadi sebuah rangkaian berbentuk chip kecil. IC digunakan untuk beberapa keperluan pembuatan peralatan elektronik agar mudah dirangkai menjadi peralatan yang berukuran relative kecil.
Pada umumnya, IC gerbang logika dasar memiliki 14 pin, dengan pin 1 ditandai dengan tanda dot atau lekukan setengah lingkaran. Untuk gerbang logika dasar pada pin 14 diberi catuan
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 ke VCC dan pin 7 di-ground-kan. Untuk penomoran IC, pin 2,3,4, dan seterusnya berurutan berlawanan arah jarum jam. Dalam praktikum, yang akan digunakan adalah IC TTL (Transistor-Transistor Logic). IC TTL bekerja pada supply tegangan 5V. Berikut adalah teknik penomoran atau penamaan IC untuk tipe TTL:
Keterangan : A = SN = Perusahaan atau Pabrik Pembuat IC B = 74 = Kelompok IC C = LS = Sub Family IC D = 08 = Tipe dari chip E = N = Kemasan (T untuk rangkap dua jalur keramik dan untuk bahan metal datar. N untuk rangkap dua jalur 6egativ). D. Perancangan Rangkaian 1. Penyederhanaan Penyederhanaan
dilakukan
untuk
penghematan
ruang
kerja
dan
biaya.
Penyederhanaan dapat dilakukan dengan banyak metode, diantaranya K-Map dan Aljabar Boolean. Aljabar Boolean Penyederhanaan dengan aljabar Boolean dilakukan berdasarkan hokum Aljabar Boolean. Berikut adalah Hukum Aljabar Boolean: NOT Law 0 = 1̅ 1 = 0̅ X = x̅ Commutative Law x.y.z=y.z.x=z.x.y x+y+z=y+z+x=z+y+x
AND Law x.0=0 x.1=x x.x=x x . x = 0̅
OR Law x+0=x x+1=1 x+x=x x + x = 1̅
Associative Law Absorptive Law (x . y) . z = x . (y . z) = x . y . z x . (x + y) = x (x + y) + z = x + (y + z) = x + y + z x + (x . y) = x
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 Distributive Law
De Morgan Law
x . y + x . z = x . (y + z) (x + y) . (x + z) = x + (y . z)
(x + y) ‘ = x̅ . y̅ (x . y) ‘ = x̅ + y̅
Pada dasarnya ada dua bentuk standar fungsi Boolean, yaitu: 1. Sum of Product (SOP) / Sum of Minterm 2. Product of Sum (POS) / Product of Maxterm Pada modul ini, kita hanya akan mempelajari tentang Sum of Product / Sum of Minterm. Sum of Product / Minterm Minterm adalah suatu kondisi dimana semua 7egative dari suatu fungsi yang di-AND, serta 7egative tersebut bias dalam kondisi komplemen atau tidak. Contoh : F(a,b,c,d) adalah sebuah fungsi dengan 4 variabel (a,b,c,d) a.b’.c’.d adalah salah satu dari 24 minterm fungsi F. Ciri-ciri dari SOP adalah: 1. Dalam setiap suku operasi variabelnya adalah perkalian (operasi AND). 2. Setiap suku (term) dijumlahkan (operasi OR). 3. Setiap suku mengandung semua 7egative. Contoh: f(x,y) = xy + x’y g(x,y,z) = x’yz + xyz + x’y’z’ Cara membaca:
Variabel tanpa komplemen dianggap bernilai 1.
Variabel dengan komplemen dibaca 0.
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 Row Number
𝑥1
𝑥2
𝑥3
Minterm
0
0
0
0
m0 = 𝑥̅ 1𝑥̅ 2𝑥̅ 3
1
0
0
1
m1 = 𝑥̅ 1 𝑥̅ 2 𝑥 3
2
0
1
0
m2 = 𝑥̅ 1 𝑥 2 𝑥̅ 3
3
0
1
1
m3 = 𝑥̅ 1 𝑥 2 𝑥 3
4
1
0
0
m4 = 𝑥 1 𝑥̅ 2 𝑥̅ 3
5
1
0
1
m5 = 𝑥 1 𝑥̅ 2 𝑥 3
6
1
1
0
m6 = 𝑥 1 𝑥 2 𝑥̅ 3
7
1
1
1
m7 = 𝑥 1 𝑥 2 𝑥 3
Tabel Minterm dengan 3 variabel K – Map Karnaugh Map (disingkat K-map) adalah sebuah peralatan grafis yang digunakan untuk menyederhanakan persamaan logika atau mengkonversikan sebuah Tabel Kebenaran menjadi sebuah rangkaian Logika.Blok diagram sebuah K-map seperti gambar di bawah ini. AB dan C adalah 8egative input, output-output berupa minterm-minterm bernilai 1 diisikan pada sel K-map. Jumlah sel K-map adalah 2jumlah variable input.
F = ……………………
BC A 0 1
00 01 11 10 m0 m1 m3 m2 m4 m5 m7 m6
Contoh SOP pada K – Map disamping : m1 = A̅ B̅C m2 = A̅ BC̅
BC A 0 1
00 01 11 10 1 1 0 0 1 1 0 1
F = B̅ + A̅C̅
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 Rangkaian Pengganti Sistem ini dilakukan ini dilakukan karena adanya keterbatasan bahan.Tidak semua IC tersedia di pasaran. Jadi kita dapat memanfaatkan gerbang-gerbang logika yang ada untuk membentuk gerbang yang lainnya. Sebagai contoh gerbang NOR dapat dibuat dari gerbang OR yang outputnya diberi gerbang NOT.
Gerbang Logika Dasar Setiap gerbang logika dasar memiliki tabel kebenaran tersendiri yang memberikan karakteristik tertentu. Pada dasarnya hanya terdapat tiga gerbang logika dasar, yaitu gerbang AND, OR, dan NOT. Dari ketiga gerbang tersebutlah dikembangkan menjadi gerbang NAND, NOR, XOR, dan XAND. AND (7408) A
B
Y
0
0
0
NAND (7400)
A.B=Y
A
B
Y
0
0
0
1
0
0
1
0
0
1
1
1
A
B
Y
1
0
0
0
1
1
0
1
1
1
0
1
1
0
1
1
1
0
1
1
0
OR (7432) A
B
Y
0
0
0
(A . B)' = Y
XOR (7486)
NOR (7402)
A+B=Y
A
B
Y
0
0
0
1
1
0
1
0
1
1
1
1
(A + B)' = Y
B
Y
1
0
0
1
1
0
0
1
0
1
0
0
1
0
0
1
1
0
1
1
1
A
Y
0
1
1
0
A = A̅
B=Y
A
B=Y
XNOR A
NOT (7404)
A
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 E. Langkah Praktikum GERBANG AND (74LS08)
GERBANG OR (74LS32)
GERBANG NOT (74LS04)
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
GERBANG NAND (74LS00)
GERBANG NOR (74LS02)
1. Siapkan peralatan praktikum 2. Tempatkan IC di Digiboard 3. Hubungkan Input 1 (Kaki 1 pada 74LS08) ke salah satu input toggle switch di Digiboard
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 4. Hubungkan Input 2 (Kaki 2 pada 74LS08) ke salah satu input toggle switch di Digiboard
5. Hubungkan Output (Kaki 3 pada 74LS08) ke salah satu pin LED di Digiboard
6. Hubungkan VCC dengan sumber tegangan di Digiboard 7. Hubungkan GND dengan grounding di Digiboard 8. Ubah input dengan toggle switch sesuai dengan jurnal, catat outputnya.
9. Ulangi langkah 2 – 6 diatas untuk semua IC
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 MODUL II Pengenalan Rangkaian Kombinasional A. Tujuan Praktikum 1. Mengenal dan memahami prinsip kerja decoder, adder, dan multiplexer. 2. Mengetahui dan dapat mengaplikasikan konsep perancangan rangkaian decoder, dan multiplexer. 3. Mengetahui dan memahami aplikasi rangkaian driver seven segment.
B. Peralatan Praktikum 1. Digiboard 2. IC74LS138, 74LS47, 74LS08, 74LS32, 74LS157, 74LS86, 74LS04
C. Rangkaian Kombinasional Rangkaian Kombinasional adalah rangkaian yang terdiri dari rangkain gerbang logika yang kondisi keluarannya (output) hanya tergantung oleh kondisi masukan (input) saat itu dan tidak tergantung pada kondisi output sebelumnya. Rangkaian kombinasional tidak memiliki memori sebagai media penyimpanan, seperti: decoder, priority encoder, multiplexer, adder, subtractor, multiplier, divider dan lain sebagainya.
Kegunaan Rangkaian Kombinasional Untuk beberapa keperluan pembuatan peralatan elektronik yang membutuhkan rangkaian kombinasional dengan sifat tertentu. Misalnya multiplexer yang dapat memilih bit select untuk memilih input yang akan diteruskan ke output, sehingga multiplexer banyak digunakan pada perangkat telekomunikasi.
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 1. Decoder Rangkaian decoder merupakan rangkaian kombinasional yang berfungsi untuk mendekode informasi (data) yang terkode. Salah satu contoh decoder adalah binary decoder. Karakteristik Binary Decoder :
Mempunyai N masukan data dan 2N keluaran mis: binary decoder 3 masukan mempunyai 8 jalur keluaran
Hanya satu keluaran yang diaktifkan dalam satu waktu (one-hot encoded) o
Assert : ke nilai ‘1’ (logika positif/output active-high) atau ‘0’ (logika negatif/output active-low)
o
Tiap keluaran diaktifkan oleh satu kombinasi nilai masukan
Masukan ENABLE (En) digunakan untuk mematikan keluaran Asumsi keluaran active-high, enable active-high: o
Jika En=0, tidak ada keluaran decoder yang di-assert (diaktifkan)
o
Jika En=1, satu keluaran di-assert (diaktifkan) sesuai kombinasi masukan
N to 2n binary decoder
Tabel kebenaran 2 to 4 binary decoder dengan enable active-high dan output active-high
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Logic Circuit 2. Aplikasi decoder Pada 7 Segment Contoh lain dari decoder adalah BCD-to-7-Segment decoder. Dekoder tersebut dapat merubah BCD digit pada input menjadi informasi (7 bit) yang sesuai untuk mengaktifkan digit-oriented display atau 7-segment. BCD-to-7-Segment dekoder dapat diimplementasikan menjadi driver seven segment.
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
3. Encoder Encoder memiliki fungsi kebalikan dari decoder, yaitu merubah suatu informasi ke kode tertentu. Salah satu contohnya Binary Encoder yang merubah satu input yang aktif menjadi kombinasi output unik untuk setiap input. Binary Encoder hanya bisa melayani 1 input aktif.
Tabel Kebenaran 4-to-2 Binary Encoder
Rangkaian Logika 4-to-2 Binary Encoder
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 Bagaimana jika terjadi 2 atau lebih input aktif? Binary Encoder akan menghasilkan code yang tidak sesuai, karena kondisi input seperti itu bernilai don’t care. Seperti saat w2 dan w1 aktif bersamaan, output y1y0 akan bernilai “11”. Untuk mengakali kemungkinan 2 atau lebih input aktif, kita gunakan prioritas. Input yang akan di-encoding adalah input aktif dengan prioritas paling tinggi.
Tabel Kebenaran 4-to-2 Binary Encoder with Priority
Fungsi Output Dengan prioritas input, saat w2 dan w1 aktif bersamaan, w2 akan di-encoding menjadi y1y0 bernilai “10”. Z adalah sinyal yang menunjukkan bahwa minimal 1 input aktif.
4. Multiplexer Multiplexer adalah suatu rangkaian kombinasional yang fungsinya untuk memilih salah satu dari 2n bit sinyal input untuk diteruskan ke satu jalur output. Multiplexer disebut juga sebagai data selector, karena memiliki bit select sebanyak n yang berfungsi untuk memilih data dan sebagai pengontrol input. Multiplexer ini banyak digunakan dalam bidang telekomunikasi. Contoh implementasi multiplexer: Multiplexer 4-to-1
Simbol mux 4-to-1
Tabel kebenaran
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Rangkaian Logika mux 4-to-1 5. Half Adder dan Full Adder Kedua rangkaian ini merupakan contoh rangkaian aritmatika dasar yang sama-sama berfungsi menjumlahkan bilangan. Half Adder merupakan rangkaian yang menjumlahkan 2 bilangan yang masing-masing selebar 1 bit dan menghasilkan 1 bilangan selebar 2 bit, sedangkan Full Adder menjumlahkan 3 bilangan selebar 1 bit dan tetap menghasilkan 1 bilangan selebar 2 bit. Seperti penjumlahan bilangan satuan yang menghasilkan bilangan puluhan. a. Half Adder INPUT A 0 0 1 1
OUTPUT B 0 1 0 1
C 0 0 0 1
S 0 1 1 0
Dari tabel kebenaran diatas, dapat disederhanakan bahwa Sum dan Carry berasal dari dua persamaan berikut : S=A
B
C=A.B
b. Full Adder Pada Full Adder, rangkaian dapat bekerja dengan menampung carry sebelumnya sehingga inputnya ada 3, yaitu A, B, dan Cin. A 0 0 0 0 1 1 1
INPUT B 0 0 1 1 0 0 1
Cin 0 1 0 1 0 1 0
S=A
B
OUTPUT Cout S 0 0 0 1 0 1 1 0 0 1 1 0 1 0
Cin
Cout = ((A (Cin . A)
B) . Cin) + (A . B) = (A . B) + (B . Cin) +
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 Jika diperhatikan, operasi pada full adder dapat direpresentasikan dengan menggunakan half adder sesuai dengan gambar berikut :
Sedangkan untuk melakukan operasi penjumlahan bilangan dengan lebar data lebih dari satu bit dibutuhkan sebuah rangkaian Full Adder Parallel. Full Adder Parallel tersusun atas rangkaian Full Adder sebanyak n yang dapat menjumlahkan 2 bilangan selebar n bit dan menghasilkan 1 bilangan selebar n+1 bit. Seperti penjumlahan bilangan ratusan yang menghasilkan bilangan ribuan. Rangkaian ini mempunyai prinsip menggunakan cout pada perhitungan bit sebelumnya menjadi cin.
6. Half Subtractor dan Full Subtractor Kedua rangkaian ini melakukan operasi pengurangan biner. Half subtractor untuk pengurangan 2 bilangan selebar 1 bit menghasilkan sebuah bilangan selebar 2 bit, sedangkan full subtractor untuk pengurangan 3 bilangan selebar 1 bit menghasilkan sebuah bilangan selebar 2 bit. Dalam hal ini, Full Subtractor dapat terdiri dari 2 Half Subtractor.
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 a. Half Subtractor INPUT A B 0 0 0 1 1 0 1 1
OUTPUT Bout D 0 0 1 1 0 1 0 0
D=A
B
Bout = A̅ . B = A – B
b. Full Subtractor A 0 0 0 0 1 1 1 1
D=A
B
Bin
INPUT OUTPUT B Bin Bout D 0 0 0 0 0 1 1 1 1 0 1 1 1 1 1 0 0 0 0 1 0 1 0 0 1 0 0 0 1 1 1 1
C = ((A
B)’ . Bin) + (A̅ . B)
Seperti halnya pada full adder 1 bit yang terdiri dari 2 buah half adder, pada rangkaian full subtractor 1 bit juga terdiri dari 2 buah half subtractor.
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 D. Langkah Praktikum i.
Decoder 2 to 4 (dari Decoder 3 to 8)
1) Siapkan peralatan praktikum 2) Tempatkan IC di Digiboard
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 3) Hubungkan kaki 1(A) dan 2(B) ke input toggle switch Digiboard, kaki 3(C) diground-kan atau diberi input 0 karena tidak digunakan
4) Kaki 4(G2A) dan 5(G2B) di paralel, kemudian dihubungkan dengan input toggle switch Digiboard
5) Kaki 6(G1) dihubungkan dengan salah satu input toggle switch Digiboard 6) Kaki 15(Y0) sampai kaki 12(Y3) masing-masing dihubungkan ke output LED Digiboard
7) Kaki 16(VCC) dihubungkan dengan sumber VCC Digiboard
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 8) Kaki 8(GND) dihubungkan dengan grounding Digiboard 9) Agar bekerja, Enable G2 (G2A dan G2B) harus 0 sedangkan G1 harus bernilai 1
10) Ubah input sesuai dengan jurnal kemudian catat outputnya ii.
BCD to 7-Segment Decoder
74LS47
1) Siapkan peralatan praktikum
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 2) Tempatkan IC dan Seven Segment di Digiboard 3) Hubungkan kaki 7(A), 1(B), 2(C), 6(D) dengan input toggle switch Digiboard
4) Hubungkan kaki 3(LT) dan 5(RBI) dengan VCC agar selalu bernilai 1
5) Hubungkan kaki 4(RBO) dengan ground atau salah satu input tetapi diberi masukan 0 6) Kaki 9 sampai 15 dihubungkan ke Seven Segment sesuai dengan huruf nya masing-masing
7) Kaki 16(VCC) dihubungkan ke sumber tegangan Digiboard 8) Kaki 8(GND) dihubungkan ke grounding Digiboard
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 9) Kaki Common (Gnd atau Vcc) pada Seven Segment dihubungkan ke Vcc atau Ground sesuai dengan tipe Seven Segment yang digunakan, Anoda atau Katoda
10) Ubah input BCD sesuai dengan jurnal, kemudian catat outputnya
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 MODUL III FLIP-FLOP
A. Tujuan praktikum 1. Memahami dasar rangkaian memori. 2. Memahami karakteristik dan fungsi dari rangkaian flip-flop. 3. Memahami perubahan keluaran terhadap masukan pada rangkaian flip-flop.
B. Peralatan Praktikum 1. Digiboard 2. 74LS74 (D Flip Flop), 74LS76 (JK Flip Flop)
C. Flip-Flop Flip-flop adalah rangkaian logika yang digunakan untuk menyimpan satu bit secara semi permanen sampai ada suatu perintah untuk menghapus atau mengganti isi dari bit yang disimpan. Flip-flop bekerja berdasarkan control dari sinyal clock. Prinsip dasar dari flip-flop adalah suatu komponen elektronika dasar seperti transistor, resistor dan dioda yang di rangkai menjadi suatu gerbang logika yang dapat bekerja secara sekuensial. Flip-flop merupakan bentuk dasar dari rangkaian logika sekuensial. Pada dasarnya flipflop berasal dari basic cell NAND atau basic cell NOR, yang sering disebut RS-flip-flop (SET RESET flip-flop). Berikut gambar rangkaian, dan table kebenaran dari RS flip-flop: INPUT S R 0 0 0 1 1 0 1 1
OUTPUT Q Q̅ NC NC 0 1 1 0 0 0
INPUT S R 1 1 0 1 1 0 0 0
OUTPUT Q Q̅ NC NC 1 0 0 1 1 1
COMMENT No Chance, Hold Reset Set Invalid Condition COMMENT No Chance, Hold Set Reset Invalid Condition
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 Tidak seperti gerbang logika, flip-flop mempunyai dua keluaran komplementer. Keluaran tersebut diberi lambang Q dan𝑄̅ . Keluaran Q merupakan keluaran normal dan paling sering digunakan pada kondisi normal dan 𝑄̅ merupakan komplemen dari Q. MODE OPERASI FLIP – FLOP Qt 0 1 0 1 0 1 0 1
→ → → → → → → → →
Qt+1 0 0 1 1 1 0 0 1
Mode Operasi Reset Set Toggle Hold
A. Macam Macam Flip – Flop a. Data Flip – Flop (D – FF) D-FF adalah sebuah flip-flop yang memiliki satu data input dimana operasi dari flipflop ini dikontrol oleh sebuah sinyal clock, sehingga saat clock aktif terus tanpa mengalami perubahan logic level maka noise logic dapat terkunci dan diteruskan ke output next state. DFF disusun dengan menambahkan gerbang NOT antara masukkan S dan R.
Ket :
Qt adalah present state, atau kondisi flip-flop sebelum clock aktif. Qt+1 adalah next state, atau kondisi flip-flop setelah clock aktif.
b. Universal Flip – Flop (JK – FF) JK-FF memliki dua input yang mempengaruhi keluaran. Operasi flip-flop JK sama dengan operasi flip-flop SR, kecuali pada masukkan, JK diperbolehkan kondisi J=K=1. Bila
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 kondisi seperti itu maka keadaan Q akan berubah tanpa memperhatikan keadaan Q sebelum ada detak. Sifat master slave terlihat pada output table operasi yang selalu sama dengan masternya (J ).
c. Toggle Flip – Flop (T – FF) T-FF mempunyai sifat “Toggle”, artinya saat input T = 1 maka output = complement output sebelum clock aktif. karena output selalu berlawanan dengan kondisi awalnya, sehingga saat Clock aktif terus dan input T=1 maka output akan berosilasi. Tabel Operasi T 0 1
Q Hold Toggle
Tabel Transisi Qt 0 0 1 1
→ → → → →
Qt+1 0 1 0 1
T 0 1 1 0
d. Set Reset Flip Flop (RS – FF) RS Flip-flop yaitu rangkaian Flip-Flop yang mempunyai 2 output. Nilai output yang keluar selalu berlawanan satu dengan yang lain. Flip-Flop ini memilik 2 input yaitu R (Reset) dan S (Set). Blok Diagram
Clock
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 Tabel Operasi S 0 0 1 1
R 0 1 0 1
Tabel Eksitasi
Qt+1 Hold Reset Set Not Available
B. Merancang Flip – Flop dari Flip – Flop Lain Suatu Flip–Flop dengan karakteristik yang tidak umum, tetap dapat diimplementasikan dalam rangkaian. Flip-flop tersebut dibuat dengan memanfaatkan flip-flop yang ada. Langkah-langkah perancangan Flip-flop dari flip-flop lain adalah sebagai berikut: Misal : Merancang T-FF dari JK-FF a. Buatlah tabel operasi T – FF T 0 1
Q Hold Toggle
b. Definisikan mode operasi pada T – FF T 0 1
Q Hold Toggle
c. Bandingkan dengan tabel operasi JK – FF dengan mode operasi yang sama T 0 1
Q Hold Toggle
J 0 0 1 1
K 0 1 0 1
Q Hold Reset Set Toggle
Q Hold Toggle
T 0 1
J 0 1
K 0 1
Dari tabel persamaan mode operasi antara T – FF dan JK – FF diatas, didapatkan persamaan sebagai berikut : T=J T=K d. Buatlah rangkaian penggantinya
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
C. Clock Clock adalah sinyal pewaktu yang akan memicu rangkaian untuk aktif. Kondisi clock yang memicu rangkaian dibagi 4, yaitu: a. Rising Edge Trigger (RET) Clock akan aktif saat terjadi transisi dari bit 0 ke bit 1 (0 → 1). b. Falling Edge Trigger (FET) Clock akan aktif saat terjadi transisi dari bit 1 ke bit 0 (1 → 0). c. Positive Pulse Trigger (PPT) Kondisi aktif clock dibaca saat rising (0 → 1), tapi ditulis saat falling (1 → 0). d. Negative Pulse Trigger (NPT) Kondisi aktif clock dibaca saat falling (1 → 0), tapi ditulis saat rising (0 → 1).
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 D. Langkah Praktikum
D-FF
1) Siapkan peralatan praktikum. 2) Tempatkan IC di Digiboard. 3) Hubungkan kaki 1(1CLEAR) ke input toggle switch. 4) Hubungkan kaki 2(1D) ke input toggle switch. 5) Hubungkan kaki 3(CLOCK) ke sumber Clock Digiboard. 6) Hubungkan kaki 4(PRESET) ke input toggle switch. 7) Hubungkan kaki 5(1Q) ke output LED Digiboard. 8) Hubungkan kaki 14(VCC) ke sumber tegangan di Digiboard. 9) Hubungkan kaki 7(GND) ke sumber ground di Digiboard.
10) Ubah input sesuai dengan jurnal, catat outputnya.
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
JK-FF
1) Siapkan peralatan praktikum. 2) Tempatkan IC di Digiboard. 3) Hubungkan kaki 1(1CK) ke sumber Clock Digiboard. 4) Hubungkan kaki 2(1PR) ke input toggle switch. 5) Hubungkan kaki 3(CLR) ke input toggle switch. 6) Hubungkan kaki 4(1J) ke input toggle switch. 7) Hubungkan kaki 16(1K) ke input toggle switch.
8) Hubungkan kaki 15(1Q) ke output LED Digiboard. 9) Hubungkan kaki 5(VCC) ke sumber tegangan di Digiboard.
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 10) Hubungkan kaki 13(GND) ke sumber ground di Digiboard.
11) Ubah input sesuai dengan jurnal, catat outputnya.
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 MODUL IV RANGKAIAN SEKUENSIAL A. Tujuan Praktikum 1. Mempelajari karakteristik komponen Counter, Register, dan Detektor Sekuensial 2. Mencoba beberapa jenis Counter dan Register 3. Mempelajari perancangan Counter dan Detektor Sekuensial
B. Peralatan Praktikum 1. Digiboard 2. IC4510, 74LS47, 74LS74
C. Rangkaian Sekuensial Rangkaian sekuensial adalah rangkaian logika yang outputnya dipengaruhi oleh input saat ini dan output sebelumnya. Rangkaian sekuensial dapat dikatakan pula sebagai rangkaian logika yang bekerja berdasarkan urutan waktu. Ciri dari sistem rangkaian logika sekuensial adalah adanya jalur umpan balik (feedback) di dalam rangkaiannya. Adapun contoh dari rangkaian sekuensial yaitu flip flop, counter, register, dan detector sekuensial.
1. Counter Counter
merupakan
rangkaian
logika
pengurut,
karena
counter
membutuhkan
karakteristik memori, dan pewaktu memegang peranan yang penting. Counter digital mempunyai karakteristik penting yaitu sebagai berikut: a. Jumlah hitungan maksimum (modulus N-counter). b. Menghitung ke-atas atau ke-bawah (up atau down - counter). c. Operasi asinkron atau sinkron. d. Bergerak bebas atau berhenti sendiri. Sebagaimana dengan rangkaian sekuensial yang lain, untuk menyusun counter digunakan flipflop. Counter dapat digunakan untuk menghitung banyaknya clock-pulsa dalam waktu yang
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 tersedia (pengukuran frekuensi), Counter dapat juga digunakan untuk membagi frekuensi dan menyimpan data. Ada dua macam counter, yaitu Asinkronous Counter dan Sinkronous Counter. Asinkronous Counter disebut juga Ripple Through Counter atau Counter Serial (Serial Counter), karena output masing-masing flip-flop yang digunakan akan berubah kondisi dari “0” ke “1” dan sebaliknya secara berurutan, hal ini disebabkan karena flip-flop yang paling ujung dikendalikan oleh sinyal clock, sedangkan sinyal clock untuk flip-flop lainnya berasal dari masing-masing flipflop sebelumnya. Sedangkan pada counter sinkron, output flip-flop yang digunakan bergantian secara serempak. Hal ini disebabkan karena masing-masing flip-flop tersebut dikendalikan secara serempak oleh sinyal clock. Oleh karena itu Counter Sinkron dapat pula disebut sebagai Counter paralel (Parallel Counter).
Contoh Perancangan Counter Up-Down 2-bit D-FF 1) Buat Diagram State Counter 2-Bit yang dirancang
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 2) Buat Table State
3) Tentukan persamaan logika D1 dan D2 dengan K-MAP
4) Buat Rangkaian Counter tersebut
2. Shift Register Register merupakan sekelompok flip-flop yang dapat menyimpan dan menggeser data yang terdiri dari bit majemuk. Register dengan n flip-flop mampu menyimpan sebesar n bit. Ada dua cara untuk menyimpan dan membaca data ke dalam register, yaitu seri dan paralel. Dalam operasi paralel, penyimpanan atau pembacaan dilakukan secara serentak oleh semua tingkat register dan hanya membutuhkan 1 clock saja untuk menyimpan atau membaca semua data. Sedangkan untuk operasi seri, diterapkan secara sequential bit demi
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 bit sampai semua tingkat register terpenuhi dan jumlah clock tergantung pada jumlah data yang akan disimpan. Ada 4 mode operasi register : a. Serial In Serial Out (SISO) Pada mode ini, data masuk dan keluar secara seri (berurutan).
b. Serial In Parallel Out (SIPO) Pada mode ini, data masuk secara seri (berurutan) dan keluar secara paralel (serentak).
c. Parallel In Serial Out (PISO) Pada mode ini, data masuk secara paralel (serentak) dan keluar secara seri (berurutan).
d. Parallel In Parallel Out (PIPO) Pada mode ini, data masuk dan keluar secara paralel (serentak).
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 a. Detektor Sekuensial Detektor sekuensial merupakan suatu jenis rangkaian sekuensial yang dapat mendeteksi urutan bit dengan pola tertentu dari rangkaian data yang diinputkan. Jika data yang dideteksi sesuai dengan pola yang diinginkan, maka output akan mengeluarkan suatu harga tertentu. Ada 2 model dalam perancangan rangkaian detector sekuensial, yaitu model moore dan model mealy. Perbedaan antara keduanya adalah pada jumlah state dan variable pembentuk outputnya: a. Model Mealy Model Mealy → Jumlah State = Jumlah Bit Contoh : Perancangan detektor sekuensial dengan urutan bit 001 menggunakan model mealy. Flip – flop yang digunakan adalah D – FF. Untuk mendeteksi urutan 011 ada 3 state yang dilewati yaitu : •
State A , yaitu ketika detektor belum mendeteksi apa-apa
•
State B , yaitu ketika detektor mendeteksi 0
•
State C , yaitu ketika detektor mendeteksi 0 0
Lalu nilai keluaran Z akan bernilai 1 ketika detektor berada pada state C dan mendapat input bernilai 1 sehingga detektor mendeteksi 001, lalu dapat dibuat diagram state nya seperti dibawah ini :
X=1 Z=0 X=0 Z=0
X=0 Z=0
Dari diagram state diatas lalu kita buat tabel state-nya.
PS A B C
NS X=0 B C C
Z X=1 A A A
X=0 0 0 0
X =1 0 0 1
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 Kondisi state dapat direpresentasikan sebagai berikut : A = 00 B = 01 C = 11 Maka, tabel state akan menjadi seperti ini :
NS
PS
X=0 01 11 11
00 01 11
Z X=1 00 00 00
X=0 0 0 0
X =1 0 0 1
Untuk mencari nilai input pada rangkaian detector (input masing – masing flip – flop), dibutuhkan tabel transisi sesuai flip – flop yang digunakan, karena pada contoh ini memakai D – FF, maka yang digunakan adalah tabel transisi milik D – FF. Qt 0 0 1 1
→ → → → →
Qt+1 0 1 0 1
D 0 1 0 1
Dengan melihat kondisi present state (PS) dan next state (NS) lalu dihubungkan dengan tabel transisi, maka diperoleh tabel eksitasi sebagai berikut :
NS
PS Q1 0 0 1
Q2 0 1 1
X=0 Q1 Q2 0 1 1 1 1 1
D X=1 Q1 Q2 0 0 0 0 0 0
X=0 D1 D2 0 1 1 1 1 1
Z X=1 D1 D2 0 0 0 0 0 0
X=0 X =1 0 0 0
0 0 1
Dengan melihat tabel eksitasi, kita dapat mencari persamaan input di masing – masing flip – flop, karena pada rangkaian detektor sekuensial yang kita buat ini menggunakan 2 flip – flop, maka ada 2 persamaan input dan sebuah persamaan output.
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 x
x
Q1 Q2
0
1
00
0
0
01
1
11 10
Q1 Q2
0
1
00
1
0
0
01
1
0
1
0
11
1
0
X
X
10
X
X
D1 = Q2 . X̅
D2 = X̅
x Q1 Q2
0
1
00
0
0
01
0
0
11
0
1
10
X
X
Z = Q1 . X
Dengan menggunakan persamaan input dan output yang telah didapat, maka akan didapat gambar rangkaian sekuensialnya. b. Model Moore Model Moore → Jumlah State = Jumlah Bit + 1 Contoh : Perancangan detektor sekuensial dengan urutan bit 001 menggunakan model moore. Flip – flop yang digunakan adalah D – FF. Untuk mendeteksi urutan 001 ada 4 state yang dilewati yaitu : •
State A , yaitu ketika detektor belum mendeteksi apa-apa
•
State B , yaitu ketika detektor mendeteksi 0 dengan nilai output 0
•
State C , yaitu ketika detektor mendeteksi 0 0 dengan nilai output 0
•
State D , yaitu ketika detektor mendeteksi 0 0 1 dengan nilai output 1
Nilai output telah didefinisikan pada masing – masing state, maka bentuk state diagramnya adalah :
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
X=1
X=0
X=0
Dari diagram state diatas lalu kita buat tabel state-nya.
PS A B C D
NS X=0 B C C B
X=1 A A D A
Z 0 0 0 1
Kondisi state dapat direpresentasikan sebagai berikut : A = 00 B = 01 C = 11 D = 10 Maka, tabel state akan menjadi seperti ini :
PS 00 01 11 10
NS X=0 01 11 11 01
X=1 00 00 10 00
Z 0 0 0 1
Untuk mencari nilai input pada rangkaian detector (input masing – masing flip – flop), dibutuhkan tabel transisi sesuai flip – flop yang digunakan, karena pada contoh ini memakai D – FF, maka yang digunakan adalah tabel transisi milik D – FF.
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 Qt 0 0 1 1
→ → → → →
Qt+1 0 1 0 1
D 0 1 0 1
Dengan melihat kondisi present state (PS) dan next state (NS) lalu dihubungkan dengan tabel transisi, maka diperoleh tabel eksitasi sebagai berikut : NS
PS Q1 0 0 1 1
X=0 Q1 Q2 0 1 1 1 1 1 0 1
Q2 0 1 1 0
D X=1 Q1 Q2 0 0 0 0 1 0 0 0
X=0 D1 D2 0 1 1 1 1 1 0 1
X=1 D1 D2 0 0 0 0 1 0 0 0
Z 0 0 0 1
Dengan melihat tabel eksitasi, kita dapat mencari persamaan input di masing – masing flip – flop, karena pada rangkaian detektor sekuensial yang kita buat ini menggunakan 2 flip – flop, maka ada 2 persamaan input dan sebuah persamaan output. x
x
Q1 Q2
Q1 Q2
0
1
0
1
00
0
0
00
1
0
01
1
0
01
1
0
11
1
1
11
1
0
10
0
0
10
1
0
D1 = Q2 . X̅ + Q1 .Q2
D2 = X̅
x Q1 Q2
0
1
00
0
0
01
0
0
11
0
0
10
1
1
Z = Q1 . Q͞2
Dengan menggunakan persamaan input dan output yang telah didapat, maka akan didapat gambar rangkaian sekuensialnya.
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 D. Langkah Praktikum
SHIFT REGISTER (SISO)
1) Siapkan peralatan praktikum 2) Rangkailah peralatan praktikum seperti rangkaian diatas 3) Ubah input sesuai dengan jurnal, catat outputnya
Counter Up Modulo 4
1. Siapkan peralatan praktikum 2. Rangkailah peralatan praktikum seperti rangkaian diatas 3. Ubah input sesuai dengan jurnal, catat outputnya
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 MODUL V Perancangan Rangkaian dengan VHDL
A. Tujuan Praktikum 1. Memperkenalkan penggunaan VHDL dalam perancangan rangkaian digital 2. Melakukan proses sintesis rangkaian digital menggunakan Quartus 3. Mempelajari metode simulasi test bench
B. Peralatan Praktikum 1. Personal Computer 2. Software Quartus 12.0
C. Very High Speed Hardware Domain Language (VHDL) VHDL adalah sebuah bahasa pemograman VHSIC (Very High Speed Intregated Circuit) yang dikembangkan oleh IEEE (Institute of Electrical and Electronic Engineering ). VHDL adalah termasuk bahasa pemodelan yang digunakan untuk merancang atau memodelkan rangkaian digital. Dua aplikasi utama dari VHDL adalah pada FPGA (Field Programmable Gate Arrays) dan ASIC (Aplication Specific Integrated Circuits). Namun yang akan kita gunakan dalam praktikum Teknik Digital adalah pengaplikasian pada FPGA. Ketika code VHDL telah ditulis, kita bisa mengimplementasikan rangkaian yang telah kita buat melalui FPGA. Susunan dasar Program VHDL
Library Entity Architecture 1. Library Library merupakan kumpulan parts atau bagian yang sering digunakan pada saat pengkodean. Parts yang berada dalam satu Library dapat digunakan kembali atau bersamaan dengan desain yang lain. Format deklarasi Library:
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 LIBRARY nama_library; USE nama_library.package_name.package_parts;
2.Entity Entity adalah daftar spesifikasi dari semua pin (port) input dan output dari sebuh sirkuit Format deklarasi Entity: ENTITY nama_entity IS PORT ( nama_port :mode_sinyaltipe_sinyal; nama_port :mode_sinyaltipe_sinyal; …); END nama_entity;
3.Architecture Architecture mendeskripsikikan bagaimana pola kerja dari suatu sirkuit Contoh Deklarasi Architecture: ARCHITECTURE and_gate OF project_1 IS BEGIN YNew Project Wizard
Klik Next
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Pilih direktori dan kemudian tentukan nama project yang akan dibuat.
Klik next
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Pilih Cyclone II pada sub menu device family lalu pada sub menu target device pilih specific device selected in ‘available device’ list, kemudian pilih device dengan nama EP2C20F484C7, setelah itu klik next
Pilih simulation ModelSim-Altera dengan format VHDL. Klik Next
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Klik Finish
3.
Membuat lembar kerja baru
Untuk membuat lembar kerja baru pilih file> new
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Pilih “VHDL File” lalu klik OK
4.
Meng-compile hasil pengkodean
Contoh hasil pengkodean Counter
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Cari tool
pada bagian atas quartus lalu klik
Tunggu sampai hasil compile terdeteksi. Berikut hasil program yang telah berhasil di compile
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
5.
Melihat hasil sintesis rangkaian logika.
Hasil rangkaian logika dapat dilihat menggunakan 2 metode yaitu Technology Map viewer dan RTL Viewer. Ikuti langkah berikut untuk melihat hasil rangkain logika dengan teknologi map viewer.
Berikut adalah hasil menggunakan Technology Map Viewer.
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Ikuti langkah berikut untuk melihat hasil rangkaian logika menggunakan RTL Viewer.
Berikut contoh menggunakan RTL Viewer
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
6.
Melakukan simulasi rangkaian
Klik tools RTL simulation
Setelah itu, akan terbuka window ModelSim ALTERA
Pada bagian library, cari sub library work lalu double-click entity file yang sama dengan program sintesis rangkaian yang di buat.
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Pilih ada bagian object pilih semua variabel yang ada pada rangkaian untuk dimasukkan ke jendela simulasi dengan cara add wave.
Setelah menambah sinyal akan terbuka window baru
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Pada variabel input, masukkan nilai yang diinginkan dan ubah selang waktu yang dibutuhkan sesuai keinginan.
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Lakukan running program
7.
Load hasil sintesis rangkaian ke FPGA
Cari sub menu assignment lalu pilih tools pin planner.
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 Masukkan konfigurasi pin yang diinginkan
Cari sub-menu tools dan pilih tools programmer.
Pilih hardware lalu pilih USB blaster dan klik start.
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Lampiran 1.
Tabel konfigurasi pin untuk Toogle Switch
2.
Tabel konfigurasi pin untuk Pushbutton Switch.
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011 3.
Tabel konfigurasi pin untuk LED
4.
Tabel konfigurasi pin untuk seven segment display
MODUL PRAKTIKUM RANGKAIAN LOGIKA LABORATORIUM TEKNIK DIGITAL FAKULTAS TEKNIK ELEKTRO UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
5.
;
Tabel konfigurasi pin untuk clock
